集成电路器件的制作方法

1.本发明构思涉及集成电路(ic)器件，更具体地，涉及包括鳍式场效应晶体管(finfet)的ic器件。


背景技术：

2.近年来，随着ic器件的按比例缩小快速发展，在ic器件中不仅确保高运行速度而且确保高运行准确性已经变得必要。此外，随着ic器件的集成密度增大以及ic器件的尺寸减小，开发能够提高纳米片场效应晶体管(fet)的性能和可靠性的新结构已经变得必要。


技术实现要素：

3.本发明构思提供了可以减小源极/漏极区的接触电阻和/或改善纳米片场效应晶体管(fet)的电特性的分布的集成电路(ic)器件。
4.根据本发明构思的一些示例实施方式，提供了一种ic器件，其包括在衬底上在第一横向方向上延伸的鳍型有源区。栅极线在鳍型有源区上在第二横向方向上延伸。第二横向方向与第一横向方向交叉。沟道区在衬底和栅极线之间。源极/漏极区在鳍型有源区上与栅极线相邻。源极/漏极区具有面对沟道区的侧壁。超晶格阻挡物在衬底和沟道区之间。超晶格阻挡物与源极/漏极区接触。超晶格阻挡物具有包括掺有氧原子的半导体层的多个第一子层和包括未掺杂的半导体层的多个第二子层被交替堆叠的结构。
5.根据本发明构思的一些示例实施方式，提供了一种ic器件，其包括在衬底上在第一横向方向上延伸的鳍型有源区。栅极线在鳍型有源区上在第二横向方向上延伸。第二横向方向与第一横向方向交叉。沟道区在衬底和栅极线之间。一对源极/漏极区在沟道区的两侧在鳍型有源区上。超晶格阻挡物在鳍型有源区和沟道区之间。超晶格阻挡物与所述一对源极/漏极区接触。超晶格阻挡物具有包括掺有氧原子的半导体层的多个第一子层和包括未掺杂的半导体层的多个第二子层被交替堆叠的结构。
6.根据本发明构思的一些示例实施方式，提供了一种ic器件，其包括在衬底上在第一横向方向上延伸的鳍型有源区。纳米片堆叠在鳍型有源区上。纳米片堆叠包括至少一个纳米片。栅极线在鳍型有源区上围绕所述至少一个纳米片。栅极线在第二横向方向上延伸。第二横向方向与第一横向方向交叉。超晶格阻挡物在鳍型有源区和纳米片堆叠之间。超晶格阻挡物限定在垂直方向上穿过超晶格阻挡物的至少一部分的凹陷。源极/漏极区在凹陷内，并包括与超晶格阻挡物接触的部分和与所述至少一个纳米片接触的部分。超晶格阻挡物具有包括掺有氧原子的半导体层的多个第一子层和包括未掺杂的半导体层的多个第二子层被交替堆叠的结构。
附图说明
7.本发明构思的示例实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
8.图1是根据示例实施方式的集成电路(ic)器件100的一些部件的平面布局图；
9.图2a是沿着图1的线x1-x1'截取的剖视图；
10.图2b是沿着图1的线y1-y1'截取的剖视图；
11.图2c是沿着图1的线y2-y2'截取的剖视图；
12.图2d是图2a的局部区域“ex1”的放大剖视图；
13.图3a和图3b是根据示例实施方式的ic器件的剖视图；
14.图4至图15是根据示例实施方式的ic器件的剖视图；
15.图16是根据示例实施方式的ic器件的平面布局图；
16.图17a是与沿着图16的线x7-x7'截取的剖面对应的一些部件的剖视图；
17.图17b是与沿着图16的线y7a-y7a'截取的剖面对应的一些部件的剖视图；
18.图17c是与沿着图16的线y7b-y7b'截取的剖面对应的一些部件的剖视图；以及
19.图18a至图18j是按工艺顺序示出根据示例实施方式的制造ic器件的方法的剖视图。
具体实施方式
20.在下文中，将参照附图详细描述示例实施方式。在附图中相同的附图标记用于表示相同的元件，并且其重复描述被省略。
21.当术语“约”或“基本上”在本说明书中与数值结合使用时，意思是相关数值包括围绕所述及的数值的制造或操作公差(例如
±
10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意思是不要求几何形状的精确，而是对于该形状的宽容度(latitude)在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些数值和形状应被解释为包括围绕所述及的数值或形状的制造或操作公差(例如
±
10％)。
22.图1是根据示例实施方式的集成电路(ic)器件100的一些部件的平面布局图。图2a是沿着图1的线x1-x1'截取的剖视图；图2b是沿着图1的线y1-y1'截取的剖视图；图2c是沿着图1的线y2-y2'截取的剖视图；图2d是图2a的局部区域“ex1”的放大剖视图。
23.参照图1和图2a至图2d，ic器件100可以包括多个鳍型有源区fa和多个纳米片堆叠nss。多个鳍型有源区fa可以从衬底102在垂直方向(z方向)上突出，并在第一横向方向(x方向)上延伸得长。多个纳米片堆叠nss可以在多个鳍型有源区fa上。如这里所使用的，术语“纳米片”是指具有基本上垂直于电流流动方向的剖面的导电结构。纳米片应被解释为包括纳米线。
24.衬底102可以包括诸如硅(si)和/或锗(ge)的元素半导体，和/或诸如硅锗(sige)、硅碳化物(sic)、镓砷化物(gaas)、铟砷化物(inas)、铟镓砷化物(ingaas)和/或铟磷化物(inp)的化合物半导体。如这里所使用的，术语“sige”、“sic”、“gaas”、“inas”、“ingaas”和“inp”中的每个是指包括其中所包含的元素的材料，而不是指表示化学计量关系的化学式。
25.器件隔离膜(参照图2b和图2c中的114)可以在衬底102上以覆盖多个鳍型有源区fa中的每个或者一个或更多个的两个侧壁。器件隔离膜114可以包括氧化物膜和/或氮化物膜和/或其组合。
26.多个栅极线160可以在多个鳍型有源区fa上。多个栅极线160中的每个或者一个或更多个可以在与第一横向方向(x方向)交叉的第二横向方向(y方向)上延伸。多个纳米片堆
叠nss可以分别在多个鳍型有源区fa与多个栅极线160交叉的区域中在多个鳍型有源区fa之上。多个纳米片堆叠nss中的每个或者一个或更多个可以包括多个纳米片(例如n1、n2和/或n3)，所述多个纳米片在鳍型有源区fa上在垂直方向(z方向)上彼此重叠。所述多个纳米片(例如n1、n2和/或n3)可以在距鳍型有源区fa的顶表面的不同垂直距离(z方向距离)处。所述多个纳米片(例如n1、n2和/或n3)可以包括依次堆叠在鳍型有源区fa上的第一纳米片n1、第二纳米片n2和/或第三纳米片n3。在另外的实施方式中，多个纳米片堆叠nss中的每个或者一个或更多个可以仅包括一个纳米片。下面描述纳米片堆叠nss包括三个纳米片n1、n2和n3的实施方式。
27.超晶格阻挡物sl可以在衬底102与第一至第三纳米片n1、n2和n3之间。超晶格阻挡物sl可以覆盖鳍型有源区fa的顶表面。超晶格阻挡物sl可以具有超晶格结构。如这里所使用的，术语“超晶格结构”是指其中不同种类的材料层一个接一个地交替堆叠的多层结构以及通过在原子层级别控制材料层中的每个或者一个或更多个的厚度而获得的结构。
28.如图2a和图2b所示，多个纳米片堆叠nss中的每个或者一个或更多个可以在垂直方向(z方向)上与超晶格阻挡物sl间隔开并面对超晶格阻挡物sl。如图2b所示，鳍型有源区fa的两个侧壁和/或超晶格阻挡物sl的两个侧壁可以在第二横向方向(y方向)上被器件隔离膜114覆盖。
29.图1示出了纳米片堆叠nss具有近似矩形的平面形状的情况，但不限于此。根据鳍型有源区fa和栅极线160中的每个或者一个或更多个的平面形状，纳米片堆叠nss可以具有各种平面形状。本示例实施方式涉及这样的示例配置，其中在一个鳍型有源区fa上形成多个纳米片堆叠nss和多个栅极线160，并且在一个鳍型有源区fa上多个纳米片堆叠nss在第一横向方向(x方向)上排列成一行。然而，根据实施方式，在一个鳍型有源区fa上的纳米片堆叠nss和/或栅极线160的数量没有具体限制。
30.第一至第三纳米片n1、n2和n3中的每个或者一个或更多个可以具有沟道区。例如，第一至第三纳米片n1、n2和n3中的每个或者一个或更多个可以具有在约4nm至约6nm的范围内选择的厚度，但不限于此。这里，第一至第三纳米片n1、n2和n3中的每个或者一个或更多个的厚度是指第一至第三纳米片n1、n2和n3中的每个或者一个或更多个在垂直方向(z方向)上的尺寸。在示例实施方式中，第一至第三纳米片n1、n2和n3可以在垂直方向(z方向)上具有基本上相同的厚度。在另外的示例实施方式中，第一至第三纳米片n1、n2和n3中的至少一些可以在垂直方向(z方向)上具有不同的厚度。
31.在示例实施方式中，如图2a所示，一个纳米片堆叠nss中包括的第一至第三纳米片n1、n2和n3中的至少一些可以在第一横向方向(x方向)上具有不同的尺寸。在另外的示例实施方式中，与图2a所示不同，第一至第三纳米片n1、n2和n3中的至少一些可以在第一横向方向(x方向)上具有相同的尺寸。
32.多个凹陷r1可以形成在鳍型有源区fa上。如图2a所示，多个凹陷r1中的每个或者一个或更多个可以在垂直方向(z方向)上穿过超晶格阻挡物sl的一部分。多个凹陷r1中的每个或者一个或更多个的最下表面可以在比超晶格阻挡物sl的底表面更高的水平处并且在比超晶格阻挡物sl的顶表面更低的水平处。如这里所使用的，术语“水平”是指从衬底102的顶表面起在垂直方向(z方向或-z方向)上的高度。
33.多个源极/漏极区130可以分别在多个凹陷r1内。多个源极/漏极区130中的每个或
者一个或更多个可以具有面对与其相邻的纳米片堆叠nss中包括的第一至第三纳米片n1、n2和n3的侧壁。多个源极/漏极区130中的每个或者一个或更多个可以接触与其相邻的纳米片堆叠nss中包括的第一至第三纳米片n1、n2和n3。
34.多个源极/漏极区130可以包括外延生长的半导体层。在示例实施方式中，多个源极/漏极区130可以包括iv族元素半导体、iv-iv族化合物半导体或其组合。在示例实施方式中，多个源极/漏极区130中的每个或者一个或更多个可以包括掺有n型掺杂剂的硅层、掺有n型掺杂剂的硅碳化物(sic)层或掺有p型掺杂剂的硅锗(sige)层。n型掺杂剂可以选自磷(p)、砷(as)和/或锑(sb)。p型掺杂剂可以选自硼(b)和/或镓(ga)。
35.多个栅极线160可以于在超晶格阻挡物sl上覆盖纳米片堆叠nss的同时，围绕第一至第三纳米片n1、n2和n3中的每个或者一个或更多个。多个栅极线160中的每个或者一个或更多个可以包括主栅极部分160m和/或多个子栅极部分160s。主栅极部分160m可以覆盖纳米片堆叠nss的顶表面并在第二横向方向(y方向)上延伸。多个子栅极部分160s可以一体连接到主栅极部分160m并分别布置在第一至第三纳米片n1、n2和n3之间和/或在第一纳米片n1和超晶格阻挡物sl之间。在垂直方向(z方向)上，多个子栅极部分160中的每个或者一个或更多个的厚度可以小于主栅极部分160m的厚度。
36.栅极线160可以包括金属、金属氮化物和/或金属碳化物和/或其组合。金属可以选自钛(ti)、钨(w)、钌(ru)、铌(nb)、钼(mo)、铪(hf)、镍(ni)、钴(co)、铂(pt)、镱(yb)、铽(tb)、镝(dy)、铒(er)和/或钯(pd)。金属氮化物可以选自钛氮化物(tin)和/或钽氮化物(tan)。金属碳化物可以包括钛铝碳化物(tialc)。然而，栅极线160中包括的材料不限于上述示例。
37.栅极电介质膜152可以在纳米片堆叠nss和栅极线160之间。在示例实施方式中，栅极电介质膜152可以具有界面膜和/或高k电介质膜的堆叠结构。界面膜可以包括具有约9或更小的介电常数的低k电介质材料膜(例如硅氧化物膜和/或硅氮氧化物膜和/或其组合)。在示例实施方式中，可以省略界面膜。高k电介质膜可以包括具有比硅氧化物膜更高的介电常数的材料。例如，高k电介质膜可以具有约10至25的介电常数。高k电介质膜可以包括铪氧化物，但不限于此。
38.多个纳米片晶体管tr可以在衬底102上形成在多个鳍型有源区fa与多个栅极线160交叉的区域中。
39.在示例实施方式中，第一至第三纳米片n1、n2和n3可以包括包含相同元素的半导体层。在示例中，第一至第三纳米片n1、n2和n3中的每个或者一个或更多个可以包括硅层。在示例实施方式中，第一至第三纳米片n1、n2和n3可以包括未掺杂的硅层。在另外的示例实施方式中，第一至第三纳米片n1、n2和n3可以包括掺有与源极/漏极区130的导电类型相同的导电类型的掺杂剂的硅层。在另外的示例实施方式中，第一至第三纳米片n1、n2和n3可以包括掺有与源极/漏极区130的导电类型相反的导电类型的掺杂剂的硅层。
40.如图2d所示，超晶格阻挡物sl可以具有这样的结构，其中包括掺有氧原子的半导体层的多个第一子层s1和包括未掺杂的半导体层的多个第二子层s2一个接一个地交替堆叠。如图2a所示，在鳍型有源区fa上，超晶格阻挡物sl可以在第一横向方向(x方向)上连续地延伸。
41.多个源极/漏极区130中的每个或者一个或更多个可以包括与超晶格阻挡物sl接
触的部分。超晶格阻挡物sl可以围绕多个源极/漏极区130中的每个或者一个或更多个的最下表面，多个源极/漏极区130中的每个或者一个或更多个的最下表面可以与超晶格阻挡物sl中包括的多个第一子层s1和多个第二子层s2中的所选择的一个接触。如图2a和图2d所示，源极/漏极区130的最下表面可以与超晶格阻挡物sl中包括的多个第一子层s1中的所选择的一个接触。图2a和图2d示出了这样的配置，其中源极/漏极区130的最下表面与超晶格阻挡物sl中包括的多个第一子层s1中的最下面的一个接触，但本发明构思不限于此。例如，源极/漏极区130的最下表面可以与超晶格阻挡物sl中包括的多个第一子层s1中的除了其最下面的一个以外的一个接触。
42.如图2a、图2b和图2d所示，栅极电介质膜152可以包括与多个子栅极部分160s中的最下面的一个的底表面接触的第一部分，该底表面形成栅极线160的最下表面。超晶格阻挡物sl的最上表面可以与栅极电介质膜152的第一部分接触。
43.超晶格阻挡物sl中包括的多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括选自iv族元素半导体、iv-iv族化合物半导体、iii-v族化合物半导体、ii-vi族化合物半导体和iv-vi族化合物半导体中的至少一种的材料。
44.在示例实施方式中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括iv族元素半导体，例如硅(si)和/或锗(ge)，并且在多个第一子层s1和多个第二子层s2中，仅多个第一子层s1可以进一步包括氧原子掺杂剂。
45.在示例中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括未掺杂的硅层，并且在多个第一子层s1和多个第二子层s2当中，仅多个第一子层s1可以进一步包括氧原子掺杂剂。在另一示例中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括掺有n型掺杂剂或p型掺杂剂的硅，并且在多个第一子层s1和多个第二子层s2当中，仅多个第一子层s1可以进一步包括氧原子掺杂剂。
46.在另一示例中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括未掺杂的sige层、掺有n型掺杂剂的sige层或掺有p型掺杂剂的sige层，并且在多个第一子层s1和多个第二子层s2当中，仅多个第一子层s1可以进一步包括氧原子掺杂剂。当多个第一子层s1和多个第二子层s2中的至少一个包括sige层时，该sige层可以具有约50原子百分比(at％)或更低的ge浓度。
47.在另外的示例实施方式中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括选自iv-iv族化合物半导体、iii-v族化合物半导体、ii-vi族化合物半导体和/或iv-vi族化合物半导体的化合物半导体，并且在多个第一子层s1和多个第二子层s2当中，仅多个第一子层s1可以进一步包括氧原子掺杂剂。
48.iv-iv族化合物半导体可以选自硅锗(sige)、硅碳化物(sic)、硅锗碳化物(sigec)、锗锡(gesn)、硅锡(sisn)和/或硅锗锡(sigesn)。iii-v族化合物半导体可以包括包含铟(in)、镓(ga)和铝(al)中的至少一种元素作为iii族元素以及砷(as)、磷(p)和锑(sb)中的至少一种元素作为v族元素的化合物半导体。iii-v族化合物半导体可以包括包含选自门捷列夫周期表中的iii和/或v族的两种、三种或四种元素的二元、三元或四元化合物。二元化合物可以选自铟磷化物(inp)、镓砷化物(gaas)、镓磷化物(gap)、铟砷化物(inas)、铟锑化物(insb)和/或镓锑化物(gasb)，和/或三元化合物可以选自铟镓磷化物(ingap)、铟镓砷化物(ingaas)、铝铟砷化物(alinas)、铟镓锑化物(ingasb)、镓砷锑化物
(gaassb)和/或镓砷磷化物(gaasp)，但不限于此。ii-vi族化合物半导体可以包括包含选自门捷列夫周期表中的ii和/或vi族的两种、三种或四种元素的二元、三元或四元化合物。ii-vi族化合物半导体可以选自镉硒化物(cdse)、锌碲化物(znte)、镉硫化物(cds)、锌硫化物(zns)、锌硒化物(znse)和/或汞镉碲化物(hgcdte)，但不限于此。iv-vi族化合物半导体可以包括pbs，但不限于此。尽管上面已经描述了iv-iv族化合物半导体、iii-v族化合物半导体、ii-vi族化合物半导体和iv-vi族化合物半导体中的每种的具体材料的示例，但是上面描述的化合物半导体的具体材料中的每种材料是指包括其中所包含的元素的材料，而不是指表示化学计量关系的化学式。
49.在另外的示例实施方式中，多个第一子层s1和多个第二子层s2可以包括相同的iv-iv族化合物半导体层。多个第一子层s1和多个第二子层s2中的至少一些可以包括具有不同成分的iv-iv族化合物半导体层。在示例中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括si
1-x
ge
x
(0《x《1)，多个第一子层s1的ge含量(x值)可以不同于多个第二子层s2的ge含量(x值)。例如，多个第一子层s1可以包括掺有氧原子的si
1-x
ge
x
(0《x《1)层，多个第二子层s2可以包括未掺杂的si
1-x
ge
x
(0《x《1)层。这里，多个第一子层s1的ge含量(x值)可以小于多个第二子层s2的ge含量(x值)。
50.在另外的示例实施方式中，多个第一子层s1和多个第二子层s2可以包括相同的iii-v族化合物半导体层，多个第一子层s1和多个第二子层s2中的至少一些可以包括具有不同成分的iii-v族化合物半导体层。在示例中，多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以包括in
1-y
gayas(0《y《1)。多个第一子层s1的ga含量(y值)可以不同于多个第二子层s2的ga含量(y值)。例如，多个第一子层s1可以包括掺有氧原子的in
1-y
gayas(0《y《1)层，多个第二子层s2可以包括未掺杂的in
1-y
gayas(0《y《1)层。这里，多个第一子层s1的ga含量(y值)可以小于多个第二子层s2的ga含量(y值)。
51.在图2a至图2d所示的ic器件100中，超晶格阻挡物sl可以被示出为包括彼此间隔开且在其间具有两个第二子层s2的三个第一子层s1，但本发明构思不限于图2a至图2d所示的示例。在超晶格阻挡物sl中交替布置的第一子层s1和第二子层s2的数量可以根据需要或期望被各种各样地选择。在示例实施方式中，超晶格阻挡物sl可以包括约三至十对的第一子层s1和第二子层s2，但不限于此。
52.如图2b所示，在第二横向方向(y方向)上，超晶格阻挡物sl中包括的多个第一子层s1和多个第二子层s2中的至少一些可以具有不同的宽度。在示例实施方式中，超晶格阻挡物sl中包括的多个第一子层s1和多个第二子层s2可以具有朝向鳍型有源区fa逐渐增大的在第二横向方向(y方向)上的宽度。例如，在超晶格阻挡物sl中，离鳍型有源区fa最近的第一子层s1在第二横向方向(y方向)上的第一宽度w1可以大于离鳍型有源区fa最远的第一子层s1在第二横向方向(y方向)上的第二宽度w2。
53.在示例实施方式中，超晶格阻挡物sl中包括的多个第一子层s1和多个第二子层s2中的每个或者一个或更多个可以具有约1nm至约10nm的厚度，但不限于此。在示例实施方式中，多个第一子层s1和多个第二子层s2可以具有相同的厚度。在另外的示例实施方式中，多个第一子层s1和多个第二子层s2中的至少一些可以具有不同的厚度。在示例实施方式中，超晶格阻挡物sl可以具有约5nm至约100nm的厚度，但不限于此。如这里所使用的，超晶格阻挡物sl、第一子层s1和第二子层s2中的每个的厚度是指超晶格阻挡物sl、第一子层s1和第
二子层s2中的每个在垂直方向(z方向)上的尺寸。
54.在图2a至图2d所示的ic器件100中，超晶格阻挡物sl可以被示出为始于在离衬底102最近的下侧的第一子层s1并止于与栅极电介质膜152接触的第一子层s1的结构，但本发明构思不限于图2a至图2d所示的示例。超晶格阻挡物sl可以始于或止于第一子层s1和第二子层s2中的所选择的一个。超晶格阻挡物sl可以包括第一子层s1和第二子层s2的不完整对。
55.在ic器件100中，超晶格阻挡物sl可以控制多个源极/漏极区130中的每个或者一个或更多个在垂直方向(z方向)上具有恒定的尺寸。例如，多个源极/漏极区130中的每个或者一个或更多个在垂直方向(z方向)上的尺寸可以由超晶格阻挡物sl中包括的多个第一子层s1容易地控制。因此，可以通过超晶格阻挡物sl来减少或防止由于多个源极/漏极区130的尺寸分布的恶化而导致的问题。
56.此外，在ic器件100中，超晶格阻挡物sl可以对在形成多个源极/漏极区130的工艺期间获得没有空隙和/或缺陷或含有较少的空隙和/或缺陷的多个源极/漏极区130有所贡献。更具体地，在源极/漏极区130中包括的半导体材料从多个凹陷r1的表面外延生长时，半导体材料不仅可以从第一至第三纳米片n1、n2和n3的在多个凹陷r1处暴露的各自的表面均匀地外延生长，而且可以从多个第一子层s1和/或多个第二子层s2的各自的表面均匀地外延生长。因此，可以获得高质量的源极/漏极区130，其没有空隙和/或缺陷或者含有较少的空隙和/或缺陷。
57.此外，在ic器件100中，因为超晶格阻挡物sl的最上表面与栅极电介质膜152接触，所以可以减少或防止在多个子栅极部分160s当中离鳍型有源区fa最近的子栅极部分160s下方产生泄漏电流。此外，可以通过纳米片堆叠nss下方的超晶格阻挡物sl有效地阻挡经过鳍型有源区fa的穿通，因此，可以减少或抑制电特性的恶化。
58.在示例实施方式中，超晶格阻挡物sl中包括的多个第一子层s1的氧原子掺杂浓度可以在约1e19/cm3至约5e20/cm3的范围内选择。当多个第一子层s1的氧原子掺杂浓度过低时，通过超晶格阻挡物sl来减少或抑制泄漏电流的效果可能在纳米片晶体管tr中下降。当多个第一子层s1的氧原子掺杂浓度过高时，在形成多个源极/漏极区130的工艺期间可能在多个源极/漏极区130中出现缺陷。
59.在示例实施方式中，在超晶格阻挡物sl中包括的多个第一子层s1的每个或者一个或更多个中，根据多个第一子层s1的每个或者一个或更多个的位置，氧原子掺杂浓度可以是均匀的。在另外的示例实施方式中，在超晶格阻挡物sl中包括的多个第一子层s1的每个或者一个或更多个中，根据多个第一子层s1的每个或者一个或更多个在横向方向上的位置，氧原子掺杂浓度可以是不均匀的。例如，多个第一子层s1中的每个或者一个或更多个可以包括掺有氧原子的多个局部掺杂区域和/或未掺有氧原子的多个局部未掺杂区域。在多个第一子层s1的每个或者一个或更多个中，所述多个局部掺杂区域可以在横向方向上间歇地延伸。
60.如图2a、图2b和图2d所示，栅极线160的顶表面可以被盖绝缘图案164覆盖。盖绝缘图案164可以包括硅氮化物膜。多个外绝缘间隔物118可以在鳍型有源区fa和/或器件隔离膜114上以覆盖栅极线160和盖绝缘图案164中的每个或者一个或更多个的两个侧壁。多个外绝缘间隔物118可以在多个纳米片堆叠nss的顶表面上覆盖主栅极部分160m和/或盖绝缘
图案164的两个侧壁。多个外绝缘间隔物118中的每个或者一个或更多个可以与栅极线160间隔开且栅极电介质膜152在其间。
61.如图2c所示，多个凹陷侧绝缘间隔物119可以在器件隔离膜114的顶表面上以覆盖源极/漏极区130的侧壁。在示例实施方式中，多个凹陷侧绝缘间隔物119中的每个或者一个或更多个可以一体连接到与其相邻的外绝缘间隔物118。气隙ag可以在由凹陷侧绝缘间隔物119以及与凹陷侧绝缘间隔物119相邻的源极/漏极区130和器件隔离膜114限定的空间中。
62.多个外绝缘间隔物118和多个凹陷侧绝缘间隔物119中的每个或者一个或更多个可以包括硅氮化物(sin)、硅氧化物(sio)、硅碳氮化物(sicn)、硅硼氮化物(sibn)、硅氮氧化物(sion)、硅氧碳氮化物(siocn)、硅硼碳氮化物(sibcn)和/或硅碳氧化物(sioc)和/或其组合。如这里所使用的，术语“sin”、“sio”、“sicn”、“sibn”、“sion”、“siocn”、“sibcn”和“sioc”中的每个是指包括其中所包含的元素的材料，而不是指表示化学计量关系的化学式。
63.如图2a和图2d所示，多个源极/漏极区130中的每个或者一个或更多个可以包括在垂直方向(z方向)上与外绝缘间隔物118重叠的部分。例如，多个源极/漏极区130中的每个或者一个或更多个的在垂直方向(z方向)上与外绝缘间隔物118重叠的部分可以在第一横向方向(x方向)上具有在从约0nm至约4nm的范围内的宽度，但不限于此。
64.在第一至第三纳米片n1、n2和n3之间和/或在第一纳米片n1和超晶格阻挡物sl之间，多个子栅极部分160s中的每个或者一个或更多个的两个侧壁可以与源极/漏极区130间隔开且栅极电介质膜152在其间。栅极电介质膜152可以包括与源极/漏极区130接触的部分。多个源极/漏极区130中的每个或者一个或更多个可以在第一横向方向(x方向)上面对纳米片堆叠nss、多个子栅极部分160s和/或超晶格阻挡物sl。
65.如图2a、图2c和图2d所示，多个外绝缘间隔物118和/或多个源极/漏极区130可以被绝缘衬垫142覆盖。绝缘衬垫142可以包括sin、sio、sicn、sibn、sion、siocn、sibcn和/或sioc和/或其组合。在示例实施方式中，绝缘衬垫142可以被省略。栅极间电介质膜144可以在绝缘衬垫142上。栅极间电介质膜144可以包括硅氮化物膜、硅氧化物膜、sion和/或siocn和/或其组合。当绝缘衬垫142被省略时，栅极间电介质膜144可以与多个源极/漏极区130接触。
66.在ic器件100中，多个源极/漏极区130在垂直方向(z方向)上的尺寸可以由超晶格阻挡物sl中包括的多个第一子层s1均匀地控制。因此，多个纳米片晶体管tr中包括的多个源极/漏极区130可以具有被均匀控制的形状。因此，可以改善多个源极/漏极区130的电特性的分布。
67.此外，在ic器件100中，超晶格阻挡物sl可以具有这样的结构，其中包括掺有氧原子的半导体层的多个第一子层s1和包括未掺杂的半导体层的多个第二子层s2一个接一个地交替堆叠。因此，在形成多个源极/漏极区130期间，在半导体材料从第一至第三纳米片n1、n2和n3的在多个凹陷r1内暴露的表面外延生长的同时，半导体材料可以从多个第一子层s1和/或多个第二子层s2的在多个凹陷r1的各自的下侧暴露的表面外延生长。因此，可以获得高质量的多个源极/漏极区130而不导致空隙或缺陷，并且可以减小多个源极/漏极区130的接触电阻。因此，可以改善包括多个源极/漏极区130的多个纳米片晶体管tr中的每个
或者一个或更多个的电特性。
68.此外，在ic器件100中，超晶格阻挡物sl的最上表面可以与栅极电介质膜152接触。因此，可以减少或防止在多个子栅极部分160s当中离鳍型有源区fa最近的子栅极部分160s下方产生不期望的泄漏电流。
69.图3a是根据示例实施方式的ic器件100a的剖视图。参照图3a，ic器件100a可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件100a可以包括超晶格阻挡物sla而不是超晶格阻挡物sl。
70.超晶格阻挡物sla可以具有这样的结构，其中包括掺有氧原子的半导体层的多个第一子层s1和包括未掺杂的半导体层的多个第二子层s2一个接一个地交替堆叠。超晶格阻挡物sla中包括的多个第一子层s1和多个第二子层s2的详细配置与参照图2a至图2d描述的详细配置基本上相同。在超晶格阻挡物sla中，第一子层s1和第二子层s2的对数没有具体限制。例如，超晶格阻挡物sla可以包括至少10对(例如约10至100对)的第一子层s1和第二子层s2。在示例实施方式中，超晶格阻挡物sla可以具有约300nm或更小的厚度，例如约20nm至约200nm的厚度。
71.图3b是根据示例实施方式的ic器件100b的剖视图。参照图3b，ic器件100b可以具有与参照图3a描述的ic器件100a基本上相同的配置。然而，ic器件100b可以包括超晶格阻挡物slb而不是超晶格阻挡物sla。
72.超晶格阻挡物slb可以具有这样的结构，其中包括掺有氧原子的半导体层的多个第一子层s1b和包括未掺杂的半导体层的多个第二子层s2一个接一个地交替堆叠。多个第一子层s1b中的每个或者一个或更多个的氧原子掺杂浓度可以在约1e19/cm3至约5e20/cm3的范围内选择。在示例实施方式中，根据多个第一子层s1b中的每个或者一个或更多个的位置，多个第一子层s1b中的每个或者一个或更多个的氧原子掺杂浓度可以是不均匀的。例如，多个第一子层s1b中的每个或者一个或更多个可以包括掺有氧原子的多个局部掺杂区域和未掺有氧原子的多个局部未掺杂区域。所述多个局部掺杂区域可以彼此间隔开且局部未掺杂区域在其间。在多个第一子层s1b的每个或者一个或更多个中，所述多个局部掺杂区域可以在横向方向上间歇地延伸。
73.图4是根据示例实施方式的ic器件100c的剖视图。图4示出了与沿着图1的线x1-x1'截取的剖面对应的部分中的一些部件。
74.参照图4，ic器件100c可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件100c可以进一步包括在多个源极/漏极区130上的多个源极/漏极接触184。金属硅化物膜182可以在源极/漏极区130和源极/漏极接触184之间。多个源极/漏极接触184中的每个或者一个或更多个可以填充接触孔180h，该接触孔180h在垂直方向(z方向)上穿过栅极间电介质膜144和绝缘衬垫142并延伸到源极/漏极区130中。源极/漏极区130可以与源极/漏极接触184间隔开且金属硅化物膜182在其间。源极/漏极区130可以在接触孔180h外部围绕多个源极/漏极接触184中的每个或者一个或更多个的下部。
75.金属硅化物膜182可以包括钛硅化物，但不限于此。在一些示例实施方式中，可以省略金属硅化物膜182。多个源极/漏极接触184中的每个或者一个或更多个可以包括金属和/或导电的金属氮化物和/或其组合。例如，多个源极/漏极接触184中的每个或者一个或更多个可以包括钨(w)、铜(cu)、铝(al)、钛(ti)、钽(ta)、钛氮化物(tin)、钽氮化物(tan)
和/或其合金和/或其组合。
76.图5是根据示例实施方式的ic器件100d的剖视图。图5示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
77.参照图5，ic器件100d可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件100d可以包括源极/漏极区130d而不是源极/漏极区130。
78.源极/漏极区130d可以具有与参照图1和图2a至图2d描述的源极/漏极区130基本上相同的配置。然而，源极/漏极区130d可以包括在垂直方向(z方向)上依次堆叠在超晶格阻挡物sl的第一子层s1上的第一主体层132、第二主体层134、第三主体层136和/或盖层138。
79.在示例实施方式中，第一主体层132、第二主体层134和第三主体层136中的每个或者一个或更多个可以包括掺有p型掺杂剂的si
1-x
ge
x
层(这里，0.15≤x《0.7)。这里，第二主体层134的ge浓度可以高于第一主体层132的ge浓度，第三主体层136的ge浓度可以高于第二主体层134的ge浓度。在示例实施方式中，第一主体层132的ge浓度可以在约0.15at％至约0.30at％的范围内选择，第二主体层134的ge浓度可以在约0.30at％至约0.50at％的范围内选择，和/或第三主体层136的ge浓度可以在约0.50at％至约0.70at％的范围内选择，但本发明构思不限于此。在示例实施方式中，p型掺杂剂可以包括选自硼(b)和镓(ga)的至少一种，但不限于此。
80.盖层138可以覆盖第三主体层136的顶表面，第三主体层136的该顶表面处于在垂直方向(z方向)上比纳米片堆叠nss的顶部水平更高的水平处。在示例实施方式中，盖层138可以具有约0.1nm至约10nm的厚度。在示例实施方式中，盖层138可以包括未掺杂的硅层。在另外的示例实施方式中，盖层138可以包括掺有选自硼(b)和/或镓(ga)的p型掺杂剂的硅。例如，盖层138可以包括掺有硼(b)的硅层。盖层138可以不包括ge元素。盖层138可以保护第一主体层132、第二主体层134和/或第三主体层136。例如，盖层138可以减少或防止化学物质和/或外部冲击从外部传递到第一主体层132、第二主体层134和/或第三主体层136。
81.图6是根据示例实施方式的ic器件100e的剖视图。图6示出了与沿着图1的线x1-x1'截取的剖面对应的部分中的一些部件。
82.参照图6，ic器件100e可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件100e可以进一步包括多个内绝缘间隔物120，该多个内绝缘间隔物120插置在第一至第三纳米片n1、n2和n3之间和/或在第一纳米片n1和超晶格阻挡物sl之间，并且还插置在多个子栅极部分160s和源极/漏极区130之间。
83.多个子栅极部分160s中的每个或者一个或更多个的两个侧壁可以被内绝缘间隔物120覆盖且栅极电介质膜152在其间。多个子栅极部分160s中的每个或者一个或更多个可以与源极/漏极区130间隔开且栅极电介质膜152和/或内绝缘间隔物120在其间。多个内绝缘间隔物120中的每个或者一个或更多个可以与源极/漏极区130接触。多个内绝缘间隔物120中的至少一些可以在垂直方向(z方向)上与外绝缘间隔物118重叠。
84.多个内绝缘间隔物120可以包括硅氮化物、硅氧化物、sicn、sibn、sion、siocn、sibcn和/或sioc和/或其组合。在示例实施方式中，多个内绝缘间隔物120中的至少一些可以进一步包括气隙。在示例实施方式中，内绝缘间隔物120可以包括与外绝缘间隔物118相同的材料。在另外的示例实施方式中，外绝缘间隔物118和内绝缘间隔物120可以包括不同
的材料。
85.多个源极/漏极区130中的每个或者一个或更多个可以在第一横向方向(x方向)上面对多个子栅极部分160s且内绝缘间隔物120和/或栅极电介质膜152在其间。多个源极/漏极区130可以不包括与栅极电介质膜152接触的部分。
86.图7是根据示例实施方式的ic器件200a的剖视图。图7示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
87.参照图7，ic器件200a可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件200a可以包括源极/漏极区230a而不是源极/漏极区130。
88.源极/漏极区230a可以填充凹陷r2a，该凹陷r2a穿过超晶格阻挡物sl的一部分。源极/漏极区230a的最下表面可以与超晶格阻挡物sl中包括的多个第二子层s2中的所选择的一个接触。图7示出了这样的配置，其中源极/漏极区230a的最下表面与超晶格阻挡物sl中包括的多个第二子层s2中的最下面的一个接触，但本发明构思不限于此。例如，源极/漏极区230a的最下表面可以与超晶格阻挡物sl中包括的多个第二子层s2中的除了其最下面的一个以外的一个接触。源极/漏极区230a的详细配置可以与参照图2a至图2d描述的源极/漏极区130的详细配置基本上相同。
89.图8是根据示例实施方式的ic器件200b的剖视图。图8示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
90.参照图8，ic器件200b可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件200b可以包括源极/漏极区230b而不是源极/漏极区130。
91.源极/漏极区230b可以填充凹陷r2b，该凹陷r2b可以不穿过超晶格阻挡物sl。凹陷r2b的底部的内壁可以包括超晶格阻挡物sl的顶表面。源极/漏极区230b的最下表面可以与超晶格阻挡物sl中包括的多个第一子层s1中的最上面的一个接触。源极/漏极区230b的详细配置可以与参照图2a至图2d的源极/漏极区130的详细配置基本上相同。
92.图9是根据示例实施方式的ic器件200c的剖视图。图9示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
93.参照图9，ic器件200c可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件200c可以包括源极/漏极区230c而不是源极/漏极区130。
94.源极/漏极区230c可以填充凹陷r2c，该凹陷r2c在垂直方向(z方向)上从超晶格阻挡物sl的顶表面穿过超晶格阻挡物sl到其底表面。源极/漏极区230c可以在垂直方向(z方向)上从超晶格阻挡物sl的顶表面穿过超晶格阻挡物sl到其底表面并延伸到鳍型有源区fa中。源极/漏极区230c的最下表面可以与鳍型有源区fa接触。源极/漏极区230c的最下表面可以比超晶格阻挡物sl的最下表面更靠近衬底(参照图2a至图2c中的102)。源极/漏极区230c的详细配置可以与参照图2a至图2d描述的源极/漏极区130的详细配置基本上相同。
95.在ic器件200c中，超晶格阻挡物sl可以包括对应于源极/漏极区230c并被凹陷r2c切割的不连续部分，并在鳍型有源区fa上在第一横向方向(x方向)上间歇地延伸。
96.图10是根据示例实施方式的ic器件300的剖视图。图10示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
97.参照图10，ic器件300可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件300可以进一步包括在超晶格阻挡物sl和栅极线160之间的上半
导体层304。
98.上半导体层304可以在栅极电介质膜152的第一部分和超晶格阻挡物sl的最上表面之间，栅极电介质膜152的第一部分与栅极线160的多个子栅极部分160s中的最下面的一个的底表面接触。上半导体层304可以具有与超晶格阻挡物sl的最上表面接触的底表面以及与栅极电介质膜152的第一部分接触的顶表面。
99.ic器件300可以包括源极/漏极区330。源极/漏极区330可以填充凹陷r3，该凹陷r3在垂直方向(z方向)上穿过上半导体层304并在垂直方向(z方向)上穿过超晶格阻挡物sl的一部分。源极/漏极区330的详细配置可以与参照图2a至图2d描述的源极/漏极区130的详细配置基本上相同。
100.上半导体层304可以包括与源极/漏极区330接触的部分。源极/漏极区330可以在垂直方向(z方向)上穿过上半导体层304，源极/漏极区330的最下表面可以与超晶格阻挡物sl中包括的多个第一子层s1中的最下面的一个接触。
101.在示例实施方式中，上半导体层304可以包括与纳米片堆叠nss中包括的第一至第三纳米片n1、n2和n3的构成材料相同的材料。在另外的示例实施方式中，上半导体层304可以包括与纳米片堆叠nss中包括的第一至第三纳米片n1、n2和n3的构成材料不同的材料。例如，上半导体层304可以包括未掺杂的硅层、掺有p型掺杂剂的硅层或掺有n型掺杂剂的硅层，但不限于此。
102.在示例实施方式中，上半导体层304可以提供底部晶体管的沟道区，该底部晶体管包括多个子栅极部分160s当中离鳍型有源区fa最近的子栅极部分160s。
103.图11是根据实施方式的ic器件300a的剖视图。图11示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
104.参照图11，ic器件300a可以具有与参照图10描述的ic器件300基本上相同的配置。然而，ic器件300a可以包括源极/漏极区330a而不是源极/漏极区330。
105.源极/漏极区330a可以填充凹陷r3a，该凹陷r3a在垂直方向(z方向)上从上半导体层304的顶表面穿过上半导体层304到其底表面，并穿过超晶格阻挡物sl的一部分。源极/漏极区330a可以在垂直方向(z方向)上穿过上半导体层304，源极/漏极区330a的最下表面可以与超晶格阻挡物sl中包括的多个第二子层s2中的所选择的一个接触。图11示出了这样的示例配置，其中源极/漏极区330a的最下表面与超晶格阻挡物sl中包括的多个第二子层s2中的最下面的一个接触，但本发明构思不限于此。例如，源极/漏极区330a的最下表面可以与超晶格阻挡物sl中包括的多个第二子层s2中的除了其最下面的一个以外的一个接触。源极/漏极区330a的详细配置可以与参照图2a至图2d描述的源极/漏极区130的详细配置基本上相同。
106.在ic器件300a中，上半导体层304可以包括对应于源极/漏极区330a并被凹陷r3a切割的不连续部分，并在鳍型有源区fa上在第一横向方向(x方向)上间歇地延伸。
107.图12是根据示例实施方式的ic器件300b的剖视图。图12示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
108.参照图12，ic器件300b可以具有与参照图10描述的ic器件300基本上相同的配置。然而，ic器件300b可以包括源极/漏极区330b而不是源极/漏极区330。
109.源极/漏极区330b可以填充凹陷r3b，该凹陷r3b在垂直方向(z方向)上从上半导体
层304的顶表面穿过上半导体层304到其底表面。源极/漏极区330b可以穿过上半导体层304，源极/漏极区330b的最下表面可以与超晶格阻挡物sl中包括的多个第一子层s1中的最上面的一个接触。源极/漏极区330b的详细配置可以与已经参照图2a至图2d描述的源极/漏极区130的详细配置基本上相同。
110.在ic器件300b中，上半导体层304可以包括对应于源极/漏极区330b并被凹陷r3b切割的不连续部分，并在鳍型有源区fa上在第一横向方向(x方向)上间歇地延伸。
111.图13是根据示例实施方式的ic器件300c的剖视图。图13示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
112.参照图13，ic器件300c可以具有与参照图10描述的ic器件300基本上相同的配置。然而，ic器件300c可以包括源极/漏极区330c而不是源极/漏极区330。
113.源极/漏极区330c可以填充凹陷r3c，该凹陷r3c在垂直方向(z方向)上从上半导体层304的顶表面穿过上半导体层304到其底表面，并在垂直方向(z方向)上从超晶格阻挡物sl的顶表面穿过超晶格阻挡物sl到其底表面。源极/漏极区330c可以在垂直方向(z方向)上穿过上半导体层304和超晶格阻挡物sl并延伸到鳍型有源区fa中。源极/漏极区330c的最下表面可以与鳍型有源区fa接触。源极/漏极区330c的最下表面可以比超晶格阻挡物sl的最下表面更靠近衬底(参照图2a至图2c中的102)。源极/漏极区330c的详细配置可以与参照图2a至图2d描述的源极/漏极区130的详细配置基本上相同。
114.在ic器件300c中，上半导体层304和超晶格阻挡物sl中的每个或者一个或更多个可以包括对应于源极/漏极区330c并被凹陷r3c切割的不连续部分。上半导体层304和超晶格阻挡物sl可以在鳍型有源区fa上在第一横向方向(x方向)上间歇地延伸。
115.图14是根据示例实施方式的ic器件400的剖视图。图14示出了与沿着图1的线x1-x1'截取的剖面对应的部分的局部配置。
116.参照图14，ic器件400可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件400可以包括阱106，该阱106在衬底102上围绕多个源极/漏极区130和/或超晶格阻挡物sl。阱106可以包括以与衬底102的掺杂浓度不同的浓度掺杂的杂质区。取决于晶体管的沟道的导电类型，阱106可以包括n型掺杂剂或p型掺杂剂。阱106可以包括与源极/漏极区130的导电类型相反的导电类型的杂质区。例如，当多个源极/漏极区130包括n型掺杂剂时，阱106可以包括p型掺杂剂；而当多个源极/漏极区130包括p型掺杂剂时，阱106可以包括n型掺杂剂。
117.图15是根据示例实施方式的ic器件500的剖视图。图15示出了与图2a的局部区域“ex1”对应的区域的放大剖面配置。
118.参照图15，ic器件500可以具有与参照图1和图2a至图2d描述的ic器件100基本上相同的配置。然而，ic器件500可以包括源极/漏极区530而不是源极/漏极区130，并包括超晶格阻挡物sl5而不是超晶格阻挡物sl。
119.源极/漏极区530可以填充凹陷r5，该凹陷r5在垂直方向(z方向)上穿过超晶格阻挡物sl5的一部分。源极/漏极区530可以具有面对超晶格阻挡物sl5的下侧表面和面对纳米片堆叠nss的上侧表面，源极/漏极区530的下侧表面的粗糙度可以高于其上侧表面的粗糙度。
120.超晶格阻挡物sl5可以具有这样的结构，其中包括掺有氧原子的半导体层的多个
第一子层s51和包括未掺杂的半导体层的多个第二子层s52一个接一个地交替堆叠。超晶格阻挡物sl5的与源极/漏极区530接触的部分可以包括肩部sh，该肩部sh是超晶格阻挡物sl5中包括的多个第一子层s51中的最上面的一个的一部分。超晶格阻挡物sl5的与源极/漏极区530接触的表面可以在彼此相邻的第一子层s51和第二子层s52之间的界面处具有超晶格弯曲。源极/漏极区530可以具有源极/漏极弯曲，该源极/漏极弯曲面对超晶格阻挡物sl5的超晶格弯曲并具有对应于超晶格弯曲的形状。
121.在超晶格阻挡物sl5中，多个第一子层s51中的每个或者一个或更多个的与源极/漏极区530接触的端表面的斜率可以小于多个第二子层s52中的每个或者一个或更多个的与源极/漏极区530接触的端表面的斜率。即，在沿着图15的x-z平面截取的剖面中，在第一横向方向(x方向)上的第一直线和多个第一子层s51中的每个或者一个或更多个的与源极/漏极区530接触的端表面之间的角度可以小于在第一直线和多个第二子层s52中的每个或者一个或更多个的与源极/漏极区530接触的端表面之间的角度。例如，多个第一子层s51中的最上面的一个的与源极/漏极区530接触的端表面的斜率可以小于多个第二子层s52中的最上面的一个的与源极/漏极区530接触的端表面的斜率。
122.图16是根据示例实施方式的ic器件700的平面布局图。图17a是与沿着图16的线x7-x7'截取的剖面对应的一些部件的剖视图。图17b是与沿着图16的线y7a-y7a'截取的剖面对应的一些部件的剖视图。图17c是与沿着图16的线y7b-y7b'截取的剖面对应的一些部件的剖视图。
123.参照图16和图17a至图17c，ic器件700可以包括多个鳍型有源区f7，该多个鳍型有源区f7从衬底702在垂直方向(z方向)上突出。多个鳍型有源区f7可以在第一横向方向(x方向)上彼此平行地延伸。多个鳍型有源区f7中的每个或者一个或更多个可以由形成在衬底702中的器件隔离沟槽str7限定。器件隔离沟槽str7可以填充有器件隔离膜714。多个鳍型有源区f7中的每个或者一个或更多个的侧壁可以被器件隔离膜714覆盖。
124.衬底702、多个鳍型有源区f7和器件隔离膜714的详细配置可以与已经参照图1和图2a至图2d描述的衬底102、多个鳍型有源区fa和器件隔离膜114的详细配置基本上相同。
125.鳍沟道区fc可以在多个鳍型有源区f7上并从器件隔离膜714突出，超晶格阻挡物sl7可以在衬底702和鳍沟道区fc之间。超晶格阻挡物sl7可以在鳍型有源区f7和鳍沟道区fc之间。超晶格阻挡物sl7的底表面可以与鳍型有源区f7的顶表面接触，超晶格阻挡物sl7的顶表面可以与鳍沟道区fc的底表面接触。
126.如图17b所示，在第二横向方向(y方向)上，超晶格阻挡物sl7中包括的多个第一子层s1和多个第二子层s2中的至少一些可以具有不同的宽度。在示例实施方式中，超晶格阻挡物sl7中包括的多个第一子层s1和多个第二子层s2可以具有朝向鳍型有源区f7逐渐增大的在第二横向方向(y方向)上的宽度。例如，在超晶格阻挡物sl7中，离鳍型有源区f7最近的第一子层s1在第二横向方向(y方向)上的第一宽度w71可以大于离鳍型有源区f7最远的第一子层s1在第二横向方向(y方向)上的第二宽度w72。超晶格阻挡物sl7的详细配置可以与参照图2a至图2d描述的超晶格阻挡物sl的详细配置基本上相同。
127.如图17a和图17b所示，在多个鳍型有源区f7和/或器件隔离膜714上，栅极线760可以围绕鳍沟道区fc并在第二横向方向(y方向)上延伸得长。尽管图16示例性地示出了两个鳍型有源区f7和在这两个鳍型有源区f7上的一个栅极线760，但鳍型有源区f7的数量和/或
栅极线760的数量不限于此，并且可以被各种各样地选择。
128.如图17b所示，器件隔离膜714可以在衬底702和栅极线760之间。在第二横向方向(y方向)上，鳍型有源区f7的两个侧壁和/或超晶格阻挡物sl7的两个侧壁可以被器件隔离膜714覆盖。
129.如图17a所示，多个凹陷r7可以形成在鳍沟道区fc的两侧并在垂直方向(z方向)上穿过超晶格阻挡物sl7的部分。多个凹陷r7可以填充有多个源极/漏极区730。
130.鳍沟道区fc、栅极线760和/或多个源极/漏极区730的构成材料可以分别与已经参照图2a至图2d描述的第一至第三纳米片n1、n2和n3、栅极线160和/或多个源极/漏极区130的构成材料基本上相同。
131.如图17a所示，多个源极/漏极区730中的每个或者一个或更多个可以包括在垂直方向(z方向)上穿过超晶格阻挡物sl7的一部分并与超晶格阻挡物sl7接触的部分。超晶格阻挡物sl7可以围绕多个源极/漏极区730中的每个或者一个或更多个的最下表面，多个源极/漏极区730中的每个或者一个或更多个的最下表面可以与超晶格阻挡物sl7中包括的多个第一子层s1和多个第二子层s2中的所选择的一个接触。例如，源极/漏极区730的最下表面可以与超晶格阻挡物sl7中包括的多个第一子层s1中的所选择的一个接触。然而，本发明构思不限于此。
132.在另外的示例实施方式中，与参照图7描述的ic器件200a的源极/漏极区230a类似，源极/漏极区730的最下表面可以与超晶格阻挡物sl7中包括的多个第二子层s2中的所选择的一个接触。在另外的示例实施方式中，与参照图8描述的ic器件200b的源极/漏极区230b类似，源极/漏极区730的最下表面可以与超晶格阻挡物sl7中包括的多个第一子层s1中的最上面的一个接触。在另外的示例实施方式中，与参照图9描述的ic器件200c的源极/漏极区230c类似，源极/漏极区730可以在垂直方向(z方向)上从超晶格阻挡物sl7的顶表面穿过超晶格阻挡物sl7到其底表面，源极/漏极区730的最下表面可以与鳍型有源区f7接触。在这种情况下，源极/漏极区730的最下表面可以比超晶格阻挡物sl7的最下表面更靠近衬底702。
133.多个晶体管tr7可以形成在多个鳍型有源区f7和栅极线760之间的交叉处。多个晶体管tr7中的每个或者一个或更多个可以是nmos晶体管或pmos晶体管。
134.栅极电介质膜752可以在鳍沟道区fc和栅极线760之间。栅极电介质膜752可以包括覆盖鳍沟道区fc的表面的部分、覆盖栅极线760的侧壁的部分、和/或在器件隔离膜714的顶表面和栅极线760的底表面之间的部分。栅极电介质膜752的构成材料可以与已经参照图2a至图2d描述的栅极电介质膜152的构成材料相同。
135.如图17a和图17b所示，栅极线760可以被盖绝缘图案764覆盖。如图16和图17a所示，在ic器件700中，栅极线760和盖绝缘图案764中的每个或者一个或更多个的侧壁可以被绝缘间隔物718覆盖。如图17c所示，ic器件700可以包括多个凹陷侧绝缘间隔物719，该多个凹陷侧绝缘间隔物719在器件隔离膜714的顶表面上并覆盖源极/漏极区730的侧壁。在示例实施方式中，多个凹陷侧绝缘间隔物719中的每个或者一个或更多个可以一体连接到与其相邻的绝缘间隔物718。气隙ag7可以在由凹陷侧绝缘间隔物719以及与其相邻的源极/漏极区730和器件隔离膜714限定的空间中。盖绝缘图案764、绝缘间隔物718和/或凹陷侧绝缘间隔物719的构成材料可以分别与已经参照图2a至图2d描述的盖绝缘图案164、外绝缘间隔物
118和/或凹陷侧绝缘间隔物119的构成材料基本上相同。
136.如图17a和图17c所示，多个源极/漏极区730中的每个或者一个或更多个的部分表面可以被绝缘衬垫742覆盖。绝缘衬垫742可以被栅极间电介质膜744覆盖。绝缘衬垫742和/或栅极间电介质膜744的构成材料可以分别是与已经参照图2a至图2d描述的绝缘衬垫142和/或栅极间电介质膜144的构成材料基本上相同的材料。
137.尽管未在图17a至图17c中示出，但在ic器件700中，具有与参照图4描述的源极/漏极接触184类似的结构的源极/漏极接触可以在多个源极/漏极区730上。
138.在ic器件700中，多个源极/漏极区730中的每个或者一个或更多个在垂直方向(z方向)上的尺寸可以由超晶格阻挡物sl7中包括的多个第一子层s1均匀地控制。因此，晶体管tr7中包括的多个源极/漏极区730可以具有被均匀控制的形状。此外，在形成多个源极/漏极区730的工艺期间，在半导体材料从在多个凹陷r7处暴露的鳍沟道区fc外延生长的同时，半导体材料可以从多个第一子层s1和/或多个第二子层s2的分别在多个凹陷r7的下侧暴露的表面外延生长。因此，可以获得具有减少的空隙和/或缺陷或者没有空隙和/或缺陷的多个源极/漏极区730。因此，可以减小多个源极/漏极区730的接触电阻，可以改善多个源极/漏极区730的电特性的分布，可以改善包括多个源极/漏极区730的晶体管tr7的电特性。
139.图18a至图18j是按工艺顺序示出根据示例实施方式的制造ic器件的方法的剖视图。将参照图18a至图18j描述根据示例实施方式的制造图1和图2a至图2d所示的ic器件100的方法。在图18a至图18j中，相同的附图标记用于表示与图1和图2a至图2d中相同的元件，并且其详细描述被省略。
140.参照图18a，可以通过在衬底102上一个接一个地交替堆叠包括掺有氧原子的半导体层的多个第一子层s1和包括未掺杂的半导体层的多个第二子层s2来形成超晶格阻挡物sl。此后，可以在超晶格阻挡物sl上一个接一个地交替堆叠多个牺牲半导体层104和多个纳米片半导体层ns。可以蚀刻多个牺牲半导体层104、多个纳米片半导体层ns、超晶格阻挡物sl和/或衬底102的部分，以在衬底102中限定多个鳍型有源区fa。在限定多个鳍型有源区fa之后，多个牺牲半导体层104和多个纳米片半导体层ns的堆叠结构以及超晶格阻挡物sl可以留在多个鳍型有源区fa中的每个或者一个或更多个上。此后，可以形成器件隔离膜(参照图2b和图2c中的114)以覆盖多个鳍型有源区fa和/或留在多个鳍型有源区fa上的超晶格阻挡物sl的侧壁。
141.多个牺牲半导体层104和多个纳米片半导体层ns可以包括具有不同蚀刻选择性的半导体材料。在示例实施方式中，多个纳米片半导体层ns可以包括硅(si)层，和/或多个牺牲半导体层104可以包括硅锗(sige)层。在示例实施方式中，多个牺牲半导体层104可以具有恒定的ge浓度。多个牺牲半导体层104中包括的sige层可以具有在约5at％至约60at％(例如约10at％至约40at％)的范围内选择的恒定的ge浓度。多个牺牲半导体层104中包括的sige层的ge浓度可以根据需要或期望而被各种各样地选择。
142.参照图18b，可以在多个牺牲半导体层104和多个纳米片半导体层ns的堆叠结构上形成多个虚设栅极结构dgs。
143.多个虚设栅极结构dgs中的每个或者一个或更多个可以形成为在第二横向方向(y方向)上延伸得长。多个虚设栅极结构dgs中的每个或者一个或更多个可以具有其中氧化物膜d122、虚设栅极层d124和/或盖层d126被依次堆叠的结构。在示例实施方式中，虚设栅极
层d124可以包括多晶硅，和/或盖层d126可以包括硅氮化物膜。
144.参照图18c，可以形成多个外绝缘间隔物118以覆盖多个虚设栅极结构dgs中的每个或者一个或更多个的两个侧壁。此后，可以使用多个虚设栅极结构dgs和多个外绝缘间隔物118作为蚀刻掩模来去除多个牺牲半导体层104和多个纳米片半导体层ns的各自的部分，因此，可以将多个纳米片半导体层ns分为多个纳米片堆叠nss。继续地，可以蚀刻超晶格阻挡物sl的一部分以形成凹陷r1。在用于形成凹陷r1的蚀刻工艺期间，超晶格阻挡物sl可以用作蚀刻停止膜。通过在用于形成凹陷r1的蚀刻工艺期间控制蚀刻时间和/或蚀刻条件，可以从超晶格阻挡物sl中包括的多个第一子层s1和多个第二子层s2中选择在凹陷r1的底部处暴露的膜。
145.可以使用干蚀刻工艺、湿蚀刻工艺和/或其组合来蚀刻出多个凹陷r1。在示例实施方式中，为了形成多个凹陷r1，可以使用氯化氢(hcl)气体、氯(cl2)气体和/或三氟化硫(sf3)气体和/或具有与其类似的蚀刻特性的气体，但不限于此。
146.在用于形成凹陷r1的蚀刻工艺期间，可以如图2c所示降低器件隔离膜114的部分区域的高度，凹陷侧绝缘间隔物119可以留在凹陷r1的在第二横向方向(y方向)上的两侧。凹陷侧绝缘间隔物119可以一体连接到与其相邻的外绝缘间隔物118。
147.尽管图18c示出了其中超晶格阻挡物sl中包括的第一子层s1在凹陷r1的底部暴露的情况，但本发明构思不限于此。在示例实施方式中，与图7所示的ic器件200a的凹陷r2a类似，超晶格阻挡物sl中包括的第二子层s2可以在凹陷r1的底部暴露。在另外的示例实施方式中，与图8所示的ic器件200b的凹陷r2b类似，超晶格阻挡物sl中包括的多个第一子层s1中的最上面的一个可以在凹陷r1的底部暴露。在另外的示例实施方式中，与图9所示的ic器件200c的凹陷r2c类似，凹陷r1可以在垂直方向(z方向)上从超晶格阻挡物sl的顶表面穿过超晶格阻挡物sl到其底表面，因此，鳍型有源区fa可以在凹陷r1的底部暴露。
148.参照图18d，在图18c的所得结构中，可以在超晶格阻挡物sl上以及在多个纳米片堆叠nss中的每个或者一个或更多个的两侧形成多个源极/漏极区130。
149.可以使用选择性外延生长(seg)工艺来形成多个源极/漏极区130。在seg工艺的初始阶段，可以从多个纳米片堆叠nss的在多个凹陷r1内暴露的表面、和/或超晶格阻挡物sl中包括的多个第一子层s1和/或多个第二子层s2的在多个凹陷r1内暴露的表面局部地外延生长半导体膜。此后，可以在seg工艺期间逐渐生长该半导体膜，因此，可以如图18d所示获得没有空隙或缺陷的高质量的源极/漏极区130。
150.在示例实施方式中，当多个源极/漏极区130包括sige层时，可以使用si源和ge源以利用seg工艺来形成多个源极/漏极区130。可以使用硅烷(sih4)、乙硅烷(si2h6)、丙硅烷(si3h8)和/或二氯硅烷(sih2cl2)作为硅源，但不限于此。可以使用锗烷(geh4)、乙锗烷(ge2h6)、丙锗烷(ge3h8)、丁锗烷(ge4h
10
)和/或二氯锗烷(ge2h2c
l2
)作为ge源，但不限于此。当多个源极/漏极区130包括掺有硼(b)的sige层时，除了si源和ge源之外，可以进一步使用b源。可以使用乙硼烷(b2h6)、丙硼烷、丁硼烷和/或戊硼烷作为b源，但不限于此。在示例实施方式中，在用于形成多个源极/漏极区130的外延生长工艺期间，可以原位执行使用b源的b掺杂剂离子注入工艺。
151.参照图18e，可以形成绝缘衬垫142以覆盖图18d的包括多个源极/漏极区130的所得结构，可以在绝缘衬垫142上形成栅极间电介质膜144。此后，可以平坦化绝缘衬垫142和/
或栅极间电介质膜144以暴露盖层d126的顶表面。
152.参照图18f，可以从图18e的所得结构去除盖层d126以暴露虚设栅极层d124的顶表面。可以部分去除绝缘衬垫142和/或栅极间电介质膜144，使得栅极间电介质膜144的顶表面变为在与虚设栅极层d124的顶表面基本上相同的水平处。
153.参照图18g，可以从图18f的所得结构去除虚设栅极层d124和/或在虚设栅极层d124下方的氧化物膜d122以提供栅极空间gs。多个纳米片堆叠nss和/或器件隔离膜114的顶表面可以通过栅极空间gs暴露。此后，可以通过栅极空间gs来去除留在超晶格阻挡物sl上的多个牺牲半导体层104，因此，栅极空间gs可以扩展到在第一至第三纳米片n1、n2和n3之间的相应空间以及在第一纳米片n1和超晶格阻挡物sl之间的空间。
154.在示例实施方式中，为了选择性地去除多个牺牲半导体层104，可以利用第一至第三纳米片n1、n2和n3以及超晶格阻挡物sl相对于多个牺牲半导体层104的蚀刻选择性。可以使用液态或气态蚀刻剂选择性地去除多个牺牲半导体层104。在示例实施方式中，为了选择性地去除多个牺牲半导体层104，可以使用基于ch3cooh的蚀刻剂(例如包括ch3cooh、hno3和/或hf的混合物的蚀刻剂和/或包括ch3cooh、h2o2和/或hf的混合物的蚀刻剂)，但不限于此。
155.参照图18h，可以形成栅极电介质膜152以覆盖第一至第三纳米片n1、n2和n3、超晶格阻挡物sl和/或多个源极/漏极区130的各自的暴露表面。可以使用原子层沉积(ald)工艺来形成栅极电介质膜152。
156.参照图18i，可以在栅极电介质膜152上形成栅极形成导电层160l，以在填充栅极空间(参照图18h中的gs)的同时覆盖栅极间电介质膜144的顶表面。栅极形成导电层160l可以包括金属、金属氮化物和/或金属碳化物和/或其组合。可以使用ald工艺和/或cvd工艺来形成栅极形成导电层160l。
157.参照图18j，在图18i的所得结构中，栅极形成导电层160l可以从其顶表面被部分地去除并且栅极电介质膜152可以被部分地去除，以暴露栅极间电介质膜144的顶表面并再次清空栅极空间gs的上部从而形成栅极线160。此后，可以在栅极线160上形成盖绝缘图案164以填充栅极空间gs。
158.尽管已经参照图18a至图18j描述了根据示例实施方式的制造图1和图2a至图2d所示的ic器件100的方法，但是将理解，可以通过在本发明构思的范围内进行各种修改和改变来制造图3a至图17c所示的ic器件100a、100b、100c、100d、100e、200a、200b、200c、300、300a、300b、300c、400、500和700以及具有各种其它结构的ic器件。
159.虽然已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
160.本技术基于2021年7月2日在韩国知识产权局提交的第10-2021-0087400号韩国专利申请并要求其优先权，其公开内容通过引用整体合并于此。