包括具有气隙的坝结构的半导体器件和包括其的电子系统的制作方法

1.本公开的示例实施方式涉及包括坝结构的半导体器件和包括该半导体器件的电子系统。


背景技术：

2.在需要存储数据的电子系统中，需要能够存储大量数据的半导体器件。因此，正在对能够增加半导体器件的数据存储容量的方案进行研究。例如，提出了包括三维排列的存储单元来代替二维排列的存储单元的半导体器件，作为用于增加半导体器件的数据存储容量的方法之一。


技术实现要素：

3.本公开的示例实施方式提供了能够降低工艺成本同时实现可靠性增强的半导体器件及其制造方法。
4.根据本公开的一示例实施方式的一种半导体器件可以包括：包括基板和晶体管的外围电路结构，基板包括单元区和延伸区；在外围电路结构上的半导体层；在单元区中在半导体层上的源极导电层；在延伸区中在半导体层上的连接模层；在源极导电层和连接模层上的支撑导电层；掩埋绝缘层，在延伸区中在外围电路结构上并接触半导体层的侧壁；在支撑导电层上的栅极堆叠结构；在掩埋绝缘层上的模结构；延伸穿过栅极堆叠结构的沟道结构和支撑物层；延伸穿过模结构和掩埋绝缘层的通孔通路(thv)；以及在栅极堆叠结构和模结构之间的坝结构。支撑物层包括上支撑物层和下支撑物层，上支撑物层在坝结构上。字线分隔层延伸穿过栅极堆叠结构和上支撑物层。坝结构可以包括：第一间隔物；在第一间隔物内的第二间隔物；下支撑物层，连接到上支撑物层并且在第二间隔物的内侧壁的一部分上；以及气隙，具有由第二间隔物限定的侧壁和由下支撑物层限定的顶端。
5.根据本公开的一示例实施方式的一种半导体器件可以包括：栅极堆叠结构，栅电极和栅极绝缘层在栅极堆叠结构中交替且重复地堆叠；模结构，牺牲层和栅极绝缘层在模结构中交替且重复地堆叠；在栅极堆叠结构和模结构之间的坝结构，该坝结构围绕模结构；沟道结构，延伸穿过栅极堆叠结构；通孔通路(thv)，在坝结构内并延伸穿过模结构；上支撑物层，在栅极堆叠结构、模结构、坝结构、沟道结构和thv上；以及字线分隔层，延伸穿过栅极堆叠结构和上支撑物层。坝结构可以包括：第一间隔物；在第一间隔物内的第二间隔物；下支撑物层，连接到上支撑物层并且在第二间隔物的内侧壁的至少一部分上；以及气隙，具有由第二间隔物限定的侧壁。气隙的至少一部分可以延伸到下支撑物层中。
6.根据本公开的一示例实施方式的一种电子系统可以包括主基板、在主基板上的半导体器件、以及在主基板上电连接到半导体器件的控制器。半导体器件可以包括：半导体层和掩埋绝缘层；栅极堆叠结构，栅电极和栅极绝缘层在栅极堆叠结构中交替且重复地堆叠，栅极堆叠结构位于半导体层上；模结构，牺牲层和栅极绝缘层在模结构中交替且重复地堆叠，模结构位于掩埋绝缘层上；在栅极堆叠结构和模结构之间的坝结构，该坝结构围绕模结
构；沟道结构，延伸穿过栅极堆叠结构；通孔通路(thv)，在坝结构内并延伸穿过模结构和掩埋绝缘层；上支撑物层，在栅极堆叠结构、模结构、坝结构、沟道结构和thv上；以及字线分隔层，延伸穿过栅极堆叠结构和上支撑物层。坝结构可以包括：间隔物，在栅极堆叠结构和模结构之间延伸；下支撑物层，连接到上支撑物层并且在间隔物的内侧壁的一部分上；以及气隙，由半导体层、间隔物和下支撑物层限定。
附图说明
7.图1是示意性地示出根据本公开的一示例实施方式的包括半导体器件的电子系统的视图。
8.图2是示意性地示出根据本公开的一示例实施方式的包括半导体器件的电子系统的透视图。
9.图3和图4是示意性地示出根据本公开的示例实施方式的半导体封装的截面图。
10.图5是根据本公开的一示例实施方式的半导体器件的示意性布局。
11.图6是沿着图5中的线i-i'和ii-ii'截取的截面图。
12.图7是沿着图5的线iii-iii'截取的截面图。
13.图8是图6的部分p的放大图。
14.图9是图6的部分a的放大图。
15.图10是图6的部分b的放大图。
16.图11是根据本公开的一示例实施方式的图6的部分b的放大图。
17.图12是根据本公开的一示例实施方式的图6的部分a的放大图。
18.图13是根据本公开的一示例实施方式的沿着图5中的线ii-ii'截取的截面图。
19.图14是根据本公开的一示例实施方式的沿着图5中的线ii-ii'截取的截面图。
20.图15是根据本公开的一示例实施方式的沿着图5中的线ii-ii'截取的截面图。
21.图16是图15的部分c的放大图。
22.图17是图15的部分d的放大图。
23.图18是根据本公开的一示例实施方式的图15的部分d的放大图。
24.图19是根据本公开的一示例实施方式的图15的部分c的放大图。
25.图20至图29是解释根据本公开的一示例实施方式的用于形成半导体器件的方法的截面图。
具体实施方式
26.图1是示意性地示出根据本公开的一示例实施方式的包括半导体器件的电子系统的视图。
27.参照图1，根据本公开的一示例实施方式的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个半导体器件1100或多个半导体器件1100的存储装置，或是包括存储装置的电子装置。例如，电子系统1000可以是包括一个半导体器件1100或多个半导体器件1100的固态驱动器(ssd)装置、通用串行总线(usb)拇指驱动器、计算系统、医疗装置或通信装置。
28.半导体器件1100可以是非易失性存储器件。例如，半导体器件1100可以是稍后将
参照图5至图19进行描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在示例实施方式中，第一结构1100f可以位于第二结构1100s的一侧。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以是包括位线bl、公共源极线csl、字线wl、第一和第二栅极上线ul1和ul2、第一和第二栅极下线ll1和ll2、以及在位线bl和公共源极线csl之间的存储单元串cstr的存储单元结构。
29.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及位于下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据实施方式各种各样地变化。
30.在示例实施方式中，上晶体管ut1和ut2可以包括串选择晶体管，而下晶体管lt1和lt2可以包括地选择晶体管。第一和第二栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以分别是存储单元晶体管mct的栅电极。第一和第二栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
31.公共源极线csl、第一和第二栅极下线ll1和ll2、字线wl以及第一和第二栅极上线ul1和ul2可以经由从第一结构1100f的内部延伸到第二结构1100s的第一连接线1115电连接到解码器电路1110。位线bl可以经由从第一结构1100f的内部延伸到第二结构1100s的第二连接线1125电连接到页缓冲器1120。
32.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个的选择存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1000可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以经由从第一结构1100f的内部延伸到第二结构1100s的输入/输出连接线1135电连接到逻辑电路1130。
33.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。根据实施方式，电子系统1000可以包括多个半导体器件1100。在这种情况下，控制器1200可以控制多个半导体器件1100。
34.处理器1210可以控制包括控制器1200的电子系统1000的总体操作。处理器1210可以根据预定固件操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于处理与半导体器件1100的通信的nand接口1221。用于控制半导体器件1100的控制命令、将要写入半导体器件1100的存储单元晶体管mct的数据、将要从半导体器件1100的存储单元晶体管mct读出的数据等可以通过nand接口1221传输。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。在经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
35.图2是示意性地示出根据本公开的一示例实施方式的包括半导体器件的电子系统的透视图。
36.参照图2，根据本公开的一示例实施方式的电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、至少一个半导体封装2003和dram 2004。半导体封装2003和dram 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
37.主基板2001可以包括连接器2006，该连接器2006包括联接到外部主机的多个引
脚。连接器2006中的多个引脚的数量和排列可以根据电子系统2000和外部主机之间的通信接口而变化。在示例实施方式中，电子系统2000可以根据诸如通用串行总线(usb)、外围组件互连快速(pci-express)、串行高级技术附件(sata)、用于通用闪存(ufs)的m-phy等的接口中的任何一种与外部主机通信。在示例实施方式中，电子系统2000可以通过从外部主机经由连接器2006供应的电力来操作。电子系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(pmic)。
38.控制器2002可以将数据写入半导体封装2003中或者可以从半导体封装2003读出数据。控制器2002还可以提高电子系统2000的操作速度。
39.dram 2004可以是用于减小外部主机和作为数据存储空间的半导体封装2003之间的速度差异的缓冲存储器。包括在电子系统2000中的dram2004也可以作为一种高速缓冲存储器操作。dram 2004可以在用于半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在电子系统2000中时，除了用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
40.半导体封装2003可以包括彼此间隔开的第一和第二半导体封装2003a和2003b。第一和第二半导体封装2003a和2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一和第二半导体封装2003a和2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别位于半导体芯片2200的底表面处的接合层2300、用于电连接半导体芯片2200和封装基板2100的连接结构2400、以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
41.封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括稍后将参照图5至图19描述的半导体器件。
42.在示例实施方式中，连接结构2400可以是用于电连接输入/输出焊盘2210和封装上焊盘2130的接合引线。因此，在第一和第二半导体封装2003a和2003b的每个中，半导体芯片2200可以通过引线接合电互连，并且可以电连接到封装基板2100的对应的封装上焊盘2130。根据实施方式，在第一和第二半导体封装2003a和2003b的每个中，半导体芯片2200可以通过包括贯通硅通路(tsv)的连接结构代替接合引线型连接结构2400而电互连。
43.在示例实施方式中，控制器2002和半导体芯片2200可以被包括在一个封装中。在一示例实施方式中，控制器2002和半导体芯片2200可以安装在与主基板2001不同的单独的中介层(interposer)基板上。在这种情况下，控制器2002和半导体芯片2200可以通过形成在中介层基板处的布线互连。
44.图3和图4是示意性地示出根据本公开的示例实施方式的半导体封装的截面图。图3和图4中的每个解释图2的半导体封装2003的一示例实施方式，并概念性地示出半导体封装2003的沿着图2中的线i-i'截取的区域。
45.参照图3，在半导体封装2003中，其封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体2120、位于封装基板主体2120的顶表面处的封装上焊盘2130、位于封装基板主体2120的底表面处或通过封装基板主体2120的底表面暴露的下焊盘2125、以及在封装基板主体2120内将封装上焊盘2130和下焊盘2125电互连的内部布线2135。封装
上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接器2800连接到电子系统2000的主基板2001的布线图案2005，如图2所示。
46.每个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围布线3110。第二结构3200可以包括源极结构3205、在源极结构3205上的栅极堆叠结构3210、延伸穿过栅极堆叠结构3210的沟道结构3220和字线分隔结构3230、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线(图1中的“wl”)的栅极接触插塞(图7中的“cnt”)。第二结构3200还可以包括坝结构dm，如作为图3的放大图的图7所示。
47.每个半导体芯片2200可以包括电连接到第一结构3100的外围布线3110并延伸到第二结构3200中的通孔通路(thv)3245。thv 3245可以延伸穿过位于栅极堆叠结构3210一侧的堆叠结构(参见图6中的“ss”)，并且可以进一步位于栅极堆叠结构3210之外。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110并延伸到第二结构3200中的输入/输出连接布线3265、以及电连接到输入/输出连接布线3265的输入/输出焊盘2210。
48.参照图4，在半导体封装2003a中，其每个半导体芯片2200a可以包括半导体基板4010、在半导体基板4010上的第一结构4100、以及在第一结构4100上以晶片接合方式接合到第一结构4100的第二结构4200。
49.第一结构4100可以包括外围电路区，该外围电路区包括外围布线4110和第一接合结构4150。第二结构4200可以包括源极结构4205、在源极结构4205和第一结构4100之间的栅极堆叠结构4210、延伸穿过栅极堆叠结构4210的沟道结构4220和字线分隔结构4230、以及分别电连接到沟道结构4220和栅极堆叠结构4210的字线(图1中的“wl”)的第二接合结构4250。例如，第二接合结构4250可以通过位线4240电连接到沟道结构4220和字线(图1中的“wl”)，位线4240电连接到沟道结构4220和分别电连接到字线(图1中的“wl”)的栅极接触插塞(图7中的“cnt”)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接合，同时彼此接触。第一接合结构4150和第二接合结构4250的接合部分可以由例如铜(cu)制成。
50.第二结构4200还可以包括坝结构dm，如图7所示。每个半导体芯片2200a还可以包括输入/输出焊盘2210、以及在输入/输出焊盘2210下方的输入/输出连接布线4265。输入/输出连接布线4265可以电连接到第二接合结构4250的一部分。
51.图3的半导体芯片2200和图4的半导体芯片2200a可以通过接合引线型连接结构2400电互连。当然，在示例实施方式中，一个半导体封装中的半导体芯片(诸如图3的半导体芯片2200和图4的半导体芯片2200a)可以通过包括贯通硅通路(tsv)的连接结构电互连。
52.图5是根据本公开的一示例实施方式的半导体器件的示意性布局。
53.参照图5，半导体器件可以包括形成有存储单元的单元区ca、以及用于将存储单元连接到布线的延伸区ex。在图5中，仅示出了单元区ca和延伸区ex的部分。尽管延伸区ex被示出为位于单元区ca的一侧，但是延伸区ex可以位于单元区ca的彼此相反侧。
54.半导体器件可以包括栅电极33、串选择线分隔图案ssl、沟道结构ch、支撑物sv、栅极接触插塞cnt、字线分隔层ws、坝结构dm、模结构ss和通孔通路(thv)thv。
55.栅电极33可以具有在第一方向d1和第二方向d2上延伸的板形状。栅电极33可以在第二方向d2上从单元区ca延伸到延伸区ex中。栅电极33可以在第二方向d2上具有不同的长
度。
56.串选择线分隔图案ssl可以位于单元区ca中。串选择线分隔图案ssl可以在第二方向d2上延伸。串选择线分隔图案ssl可以物理且材料地隔离栅电极33的位于栅电极33当中的上侧的部分。
57.沟道结构ch可以位于单元区ca中。当在俯视图中观察时，沟道结构ch可以具有圆形形状。沟道结构ch在第一方向d1上排列，因此，可以限定焊盘行，并且多个焊盘行可以在与第一方向d1垂直交叉的第二方向d2上平行排列。沟道结构ch可以排列成六边形密集格子形式或z字形形式。
58.支撑物sv可以位于延伸区ex中。当在俯视图中观察时，支撑物sv可以具有圆形形状、椭圆形形状、肘形状或条形状。支撑物sv可以排列成四边形格子形式。支撑物sv可以具有比沟道结构ch低的图案密度。栅极接触插塞cnt可以位于延伸区ex中。支撑物sv可以定位为围绕栅极接触插塞cnt。例如，一个栅极接触插塞cnt可以位于四个相邻的支撑物sv的中心。
59.字线分隔层ws可以在第二方向d2上延伸。在沟道结构ch、支撑物sv和栅极接触插塞cnt插置在字线分隔层ws之间的条件下，字线分隔层ws可以平行定位。字线分隔层ws的一部分可以从单元区ca延伸到延伸区ex中。字线分隔层ws的一部分可以位于延伸区ex中，但可以不位于单元区ca中。
60.坝结构dm可以位于延伸区ex中。当在俯视图中观察时，坝结构dm可以具有四边形环形状。模结构ss和通孔通路thv可以位于坝结构dm内。坝结构dm可以围绕模结构ss和通孔通路thv。模结构ss可以通过坝结构dm与栅电极33间隔开。模结构ss可以围绕通孔通路thv。
61.图6是沿着图5中的线i-i'和ii-ii'截取的截面图。图7是沿着图5的线iii-iii'截取的截面图。图8是图6的部分p的放大图。图9是图6的部分a的放大图。图10是图6的部分b的放大图。
62.参照图5至图7，半导体器件可以包括外围电路结构ps、源极结构(包括源极导电层29、支撑导电层25、连接模层20和缓冲绝缘层27)、掩埋绝缘层28、栅极堆叠结构gs、模结构ss、沟道结构ch、第一上绝缘层51、第二上绝缘层53、支撑物sv、通孔通路thv、坝结构dm、上支撑物层71、字线分隔层ws、第三上绝缘层75、位线bl、位线接触插塞bp、thv接触插塞tc、顶线tl和栅极接触插塞cnt。
63.外围电路结构ps可以包括基板10、晶体管tr、元件隔离层13、外围电路接触14、外围电路布线15和下绝缘层16。
64.基板10可以包括硅晶片。在一实施方式中，基板10可以包括外延生长的材料层，诸如硅层、硅锗层或硅碳化物层。在一实施方式中，基板10可以包括绝缘体上硅(soi)。
65.晶体管tr可以包括形成在由元件隔离层13限定的有源区中的沟道区和杂质区11。晶体管tr可以包括形成在基板10上的栅极结构12。晶体管tr可以对应于参照图1描述的外围电路结构。外围电路接触14和外围电路布线15可以电连接到晶体管tr。下绝缘层16可以覆盖元件隔离层13、晶体管tr、外围电路接触14和外围电路布线15。下绝缘层16可以包括多个堆叠的绝缘膜。例如，下绝缘膜16可以包括硅氧化物、硅氮化物、低k电介质及其组合中的至少一种。
66.半导体层17可以位于外围电路结构ps上。半导体层17可以是包括半导体材料的半
导体基板。半导体层17可以包括硅(si)、锗(ge)、硅锗(sige)、镓砷化物(gaas)、铟镓砷化物(ingaas)、铝镓砷化物(algaas)和其组合中的至少一种。半导体层17可以包括掺有杂质的半导体和/或未掺杂质的本征半导体。半导体层17可以具有包括选自单晶结构、非晶结构和多晶结构中的至少一种的晶体结构。
67.源极结构可以位于半导体层17上。源极结构可以包括源极导电层29、支撑导电层25、连接模层20和缓冲绝缘层27。源极导电层29可以位于单元区ca中。源极导电层29可以位于半导体层17上。源极导电层29可以包括掺有杂质的半导体材料。
68.连接模层20可以位于延伸区ex中。连接模层20可以包括依次堆叠在半导体层17上的第一连接绝缘层21、第二连接绝缘层22和第三连接绝缘层23。例如，第一连接绝缘层21和第三连接绝缘层23可以包括硅氧化物，第二连接绝缘层22可以包括硅氮化物。连接模层20可以覆盖半导体层17的一部分，并且可以包括暴露半导体层17的一部分的开口。
69.支撑导电层25可以位于源极导电层29和连接模层20上。支撑导电层25可以位于单元区ca和延伸区ex中。支撑导电层25可以覆盖源极导电层29和连接模层20，并且可以延伸到连接模层20的开口中，从而覆盖由开口暴露的半导体层17。支撑导电层25可以包括掺有杂质的半导体和/或未掺杂质的本征半导体。支撑导电层25可以在其与开口重叠的部分处具有凹陷。缓冲绝缘层27可以位于凹陷中。缓冲绝缘层27的顶表面可以与支撑导电层25的顶表面共面。例如，缓冲绝缘层27可以包括硅氧化物。
70.掩埋绝缘层28可以位于外围电路结构ps上。掩埋绝缘层28可以位于延伸区ex中。半导体层17、连接模层20和支撑导电层25可以在延伸区ex中具有暴露下绝缘层16的顶表面的一部分的沟槽，掩埋绝缘层28可以在沟槽中位于下绝缘层16上。掩埋绝缘层28可以接触由沟槽暴露的半导体层17、连接模层20和支撑导电层25中的每个的侧壁。掩埋绝缘层28的顶表面可以与支撑导电层25的顶表面和缓冲绝缘层27的顶表面共面。当在俯视图中观察时，掩埋绝缘层28可以具有四边形形状。当在俯视图中观察时，掩埋绝缘层28可以位于坝结构dm内，因此可以被坝结构dm围绕。例如，掩埋绝缘层28可以包括硅氧化物。
71.栅极堆叠结构gs可以位于支撑导电层25和缓冲绝缘层27上。栅极堆叠结构gs可以位于单元区ca和延伸区ex两者中。栅极堆叠结构gs可以位于坝结构dm之外。栅极堆叠结构gs可以围绕坝结构dm和模结构ss。栅极堆叠结构gs可以包括交替且重复堆叠的栅极绝缘层31和栅电极33。
72.栅极堆叠结构gs可以在延伸区ex中具有阶梯结构。栅极绝缘层31和栅电极33可以成对，并且它们的对分别在第二方向d2上延伸不同的长度，因此可以提供具有台阶状结构的焊盘pad。例如，栅电极33可以包括掺杂的半导体、金属(诸如钨、铜等)、导电的金属氮化物(诸如钛氮化物和钽氮化物)和过渡金属(诸如钛和钽)中的至少一种。例如，栅极绝缘层31可以包括硅氧化物和/或低k电介质。栅极堆叠结构gs可以包括覆盖栅极绝缘层31和栅电极33的模层35。例如，模层35可以包括硅氧化物。
73.模结构ss可以位于掩埋绝缘层28上。模结构ss可以位于延伸区ex中。模结构ss可以位于坝结构dm内。坝结构dm可以围绕模结构ss。模结构ss可以与掩埋绝缘层28垂直地重叠。模结构ss可以与半导体层17、连接模层20、支撑导电层25和缓冲绝缘层27中的每个的位于坝结构dm内的部分垂直地重叠。模结构ss可以通过坝结构dm与栅极堆叠结构gs隔离。模结构ss可以包括栅极绝缘层31、牺牲层32和模层35。栅极绝缘层31和牺牲层32可以交替且
重复地堆叠。模层35可以位于栅极绝缘层31和牺牲层32上。例如，栅极绝缘层31和模层35可以包括硅氧化物。例如，牺牲层32可以包括硅氮化物。
74.沟道结构ch可以位于单元区ca中。沟道结构ch可以关于基板10的顶表面垂直地延伸并延伸穿过源极导电层29、支撑导电层25和栅极堆叠结构gs。每个沟道结构ch的下部区段的一部分可以延伸到半导体层17中。沟道结构ch可以电连接到源极导电层29。
75.参照图6和图8，每个沟道结构ch可以包括信息存储图案41、沟道图案43、掩埋绝缘图案45和导电焊盘47。沟道图案43可以位于信息存储图案41内，掩埋存储图案45可以位于沟道图案43内。信息存储图案41可以形成沟道结构ch的侧表面并接触栅极堆叠结构gs。导电焊盘47可以在沟道图案43内位于掩埋绝缘图案45上。
76.信息存储图案41可以包括阻挡层41a、电荷存储层41b和隧道绝缘层41c。电荷存储层41b可以位于阻挡层41a内，隧道绝缘层41c可以位于电荷存储层41b内。阻挡层41a和隧道绝缘层41c可以包括氧化物，电荷存储层41b可以包括氮化物。沟道图案43可以包括诸如硅、锗或其混合物的半导体材料。掩埋绝缘图案45可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。导电焊盘47可以包括导电材料或掺有杂质的半导体材料。
77.源极导电层29可以直接接触沟道图案43的侧表面并延伸穿过信息存储图案41。源极导电层29可以在支撑导电层25和沟道图案43之间延伸。源极导电层29可以在半导体层17和沟道图案43之间延伸。
78.参照图5至图7，第一上绝缘层51和第二上绝缘层53可以位于栅极堆叠结构gs、模结构ss和沟道结构ch上。第一上绝缘层51和第二上绝缘层53可以位于栅极堆叠结构gs和上支撑物层71之间。第一上绝缘层51和第二上绝缘层53可以位于模结构ss和上支撑物层71之间。第一上绝缘层51可以直接接触栅极堆叠结构gs和模结构ss，第二上绝缘层53可以位于第一上绝缘层51上。例如，第一上绝缘层51和第二上绝缘层53可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质或其组合。
79.支撑物sv可以在延伸区ex中位于坝结构dm之外。支撑物sv可以位于字线分隔层ws之间。支撑物sv可以位于字线分隔层ws和坝结构dm之间。支撑物sv可以关于基板10的顶表面垂直地延伸并延伸穿过连接模层20、支撑导电层25、栅极堆叠结构gs和第一上绝缘层51。例如，支撑物sv可以包括硅氧化物。
80.通孔通路thv可以在延伸区ex中位于坝结构dm内。通孔通路thv可以关于基板10的顶表面垂直地延伸并延伸穿过掩埋绝缘层28、模结构ss和第一上绝缘层51。通孔通路thv可以电连接到外围电路布线15并延伸到下绝缘层16中。例如，通孔通路thv可以直接连接到外围电路布线15。通孔通路thv可以包括导电材料。例如，通孔通路thv可以包括诸如钛氮化物的金属氮化物和/或诸如钨的金属。
81.参照图5至图7和图9，坝结构dm可以位于延伸区ex中。坝结构dm可以插置在栅极堆叠结构gs和模结构ss之间。坝结构dm可以延伸穿过缓冲绝缘层27和支撑导电层25。坝结构dm可以延伸穿过第一上绝缘层51和第二上绝缘层53。
82.坝结构dm可以包括间隔物63和64、下支撑物层72和气隙ag。间隔物63和64可以在栅极堆叠结构gs和模结构ss之间延伸。间隔物63和64可以延伸穿过缓冲绝缘层27和支撑导电层25。间隔物63和64可以延伸穿过第一上绝缘层51和第二上绝缘层53。在一实施方式中，间隔物63和64中的每个的下部区段的一部分可以延伸到半导体层17中。
83.间隔物63和64可以包括第一间隔物63和第二间隔物64。第一间隔物63可以在栅极堆叠结构gs和模结构ss之间垂直地延伸并延伸穿过缓冲绝缘层27和支撑导电层25。第一间隔物63可以延伸穿过第一上绝缘层51和第二上绝缘层53。第一间隔物63可以接触栅极堆叠结构gs的内侧壁和模结构ss的内侧壁。第一间隔物63可以接触缓冲绝缘层27的内侧壁和支撑导电层25的内侧壁。第一间隔物63的下部区段的一部分可以延伸到半导体层17中。例如，第一间隔物63可以包括氧化物。
84.第一间隔物63可以包括第一内间隔物63a和第一外间隔物63b。第一内间隔物63a可以接触模结构ss的内侧壁，第一外间隔物63b可以接触栅极堆叠结构gs的内侧壁。当在俯视图中观察时，第一内间隔物63a可以位于第一外间隔物63b内。第一外间隔物63b可以与第一内间隔物63a间隔开，并且当在俯视图中观察时可以围绕第一内间隔物63a。
85.第二间隔物64可以位于第一间隔物63内。“在第一间隔物63内”可以意思是“在第一外间隔物63b和第一内间隔物63a之间”。第二间隔物64可以覆盖第一间隔物63的内侧壁。第二间隔物64可以在栅极堆叠结构gs和模结构ss之间延伸。第二间隔物64可以延伸穿过缓冲绝缘层27和支撑导电层25。第二间隔物64可以延伸穿过第一上绝缘层51和第二上绝缘层53。例如，第二间隔物64可以包括氮化物。
86.第二间隔物64可以包括第二内间隔物64a和第二外间隔物64b。第二内间隔物64a可以覆盖第一内间隔物63a的内侧壁63a_is。第二外间隔物64b可以覆盖第一外间隔物63b的内侧壁63b_is。第二外间隔物64b和第二内间隔物64a可以彼此间隔开。当在俯视图中观察时，第二外间隔物64b可以围绕第二内间隔物64a。
87.下支撑物层72可以位于坝结构dm的上部区段。下支撑物层72可以位于第二间隔物64内。“在第二间隔物64内”可以意思是“在第二外间隔物64b和第二内间隔物64a之间”。下支撑物层72可以延伸穿过第一上绝缘层51和第二上绝缘层53。下支撑物层72可以覆盖第二间隔物64的内侧壁64a_is和64b_is的上部区段的部分。下支撑物层72可以位于比第一间隔物63和第二间隔物64的顶端低的水平处。下支撑物层72可以位于比第二上绝缘层53的顶表面低的水平处。例如，下支撑物层72可以包括氧化物。
88.气隙ag可以位于第二间隔物64内。即，气隙ag可以位于第二内间隔物64a和第二外间隔物64b之间。气隙ag可以由半导体层17、第一间隔物63、第二间隔物64和下支撑物层72限定。气隙ag可以是由半导体层17、第一间隔物63、第二间隔物64和下支撑物层72包围的空的空间或空隙。气隙ag可以在第二间隔物64的内部沿长度垂直地延伸。气隙ag可以在栅极堆叠结构gs和模结构ss之间延伸穿过支撑导电层25和缓冲绝缘层27。在一实施方式中，气隙ag可以延伸穿过第一上绝缘层51。在一实施方式中，气隙ag可以延伸到第二上绝缘层53中。
89.上支撑物层71可以位于第二上绝缘层53和坝结构dm上。上支撑物层71可以位于栅极堆叠结构gs、模结构ss、沟道结构ch和通孔通路thv上。上支撑物层71可以覆盖第二上绝缘层53的顶表面。上支撑物层71可以连接到下支撑物层72。上支撑物层71可以与下支撑物层72一体形成。彼此成一体的上支撑物层71和下支撑物层72可以被称为“支撑物层71和72”。下支撑物层72可以从上支撑物层71的底表面朝基板10延伸。上支撑物层71可以包括与下支撑物层72相同的材料。例如，上支撑物层71可以包括氧化物。
90.字线分隔层ws可以垂直地延伸穿过单元区ca中的源极导电层29、支撑导电层25、
栅极堆叠结构gs、第一上绝缘层51、第二上绝缘层53和上支撑物层71。字线分隔层ws可以垂直地延伸穿过延伸区ex中的支撑导电层25、缓冲绝缘层27、栅极堆叠结构gs、第一上绝缘层51、第二上绝缘层53和上支撑物层71。字线分隔层ws可以包括第一分隔层wt和第二分隔层wn。第一分隔层wt可以直接接触半导体层17、源极导电层29、支撑导电层25、栅极堆叠结构gs、第一上绝缘层51、第二上绝缘层53和上支撑物层71。第二分隔层wn可以位于第一分隔层wt内。例如，第一分隔层wt可以包括铝氧化物，第二分隔层wn可以包括硅氧化物。
91.第三上绝缘层75可以位于上支撑物层71和字线分隔层ws上。例如，第三上绝缘层75可以包括硅氧化物、硅氮氧化物和低k电介质中的至少一种。位线bl可以位于单元区ca中的第三上绝缘层75上。位线bl可以在第一方向d1上延伸。位线接触插塞bp可以互连沟道结构ch和位线bl。位线接触插塞bp可以延伸穿过第一上绝缘层51、第二上绝缘层53、上支撑物层71和第三上绝缘层75。顶线tl可以位于延伸区ex中的第三上绝缘层75上。thv接触插塞tc可以电互连通孔通路thv和顶线tl并延伸穿过第二上绝缘层53、上支撑物层71和第三上绝缘层75。外围电路布线15和顶线tl可以通过通孔通路thv和thv接触插塞tc电互连。栅极接触插塞cnt可以连接到延伸区ex中的栅极堆叠结构gs的焊盘pad。栅极接触插塞cnt可以连接到焊盘pad并垂直地延伸穿过模层35、第一上绝缘层51、第二上绝缘层53和上支撑物层71。
92.参照图6和图9，下支撑物层72可以从上支撑物层71的底表面71_bs朝基板10延伸，并且可以延伸到第二间隔物64的内部。即，下支撑物层72可以在第二外间隔物64b和第二内间隔物64a之间延伸。下支撑物层72可以覆盖第二间隔物64的内侧壁64a_is和64b_is中的每个的至少一部分。例如，下支撑物层72可以覆盖第二外间隔物64b的内侧壁64b_is的一部分和第二内间隔物64a的内侧壁64a_is的一部分。
93.在一实施方式中，下支撑物层72可以具有拥有倒v形状或倒u形状的底表面s1-s2，下支撑物层72的底表面s1-s2可以包括第一倾斜表面s1和第二倾斜表面s2。例如，第一倾斜表面s1和第二倾斜表面s2可以是弯曲的。第一倾斜表面s1和第二倾斜表面s2可以互连，顶点te可以形成在第一倾斜表面s1和第二倾斜表面s2互连的点处。下支撑物层72的底端的水平可以高于模结构ss的牺牲层32中最上面一个的上表面32_us的水平。气隙ag的至少一部分可以延伸到下支撑物层72中。气隙ag的上部区段的一部分可以延伸到下支撑物层72中，因此可以位于第一倾斜表面s1和第二倾斜表面s2之间。气隙ag的上部区段的位于第一倾斜表面s1和第二倾斜表面s2之间的部分的宽度w1可以随着该上部区段的所述部分向上延伸而逐渐减小。气隙ag的侧面可以由被下支撑物层72暴露的第二间隔物64的内侧壁64a_is和64b_is限定，气隙ag的顶端可以由下支撑物层72的第一倾斜表面s1和第二倾斜表面s2限定。气隙ag的顶端可以由下支撑物层72的顶点te限定。
94.参照图6和图10，第一间隔物63可以包括接触第二间隔物64的外侧壁64_os的第一区段63_1和接触第二间隔物64的底端64_bs的第二区段63_2。第二区段63_2可以从第一区段63_1的下部的内侧壁水平地延伸。第二区段63_2可以从第一区段63_1向第一间隔物63的内部延伸。第一区段63_1和第二区段63_2可以互连，因此可以形成l形状。
95.参照图6、图9和图10，气隙ag可以暴露第二间隔物64的内侧壁64_is的一部分。例如，气隙ag可以暴露第二区段63_2的内侧壁63_2_is。气隙ag可以暴露半导体层17的一部分。气隙ag可以由第二区段63_2的内侧壁63_2_is、第二间隔物64的内侧壁64_is的所述部
分、半导体层17的所述部分和下支撑物层72的底表面s1-s2限定。在一实施方式中，气隙ag的下部区段的一部分可以延伸到半导体层17中。半导体层17的一部分可以被气隙ag凹入。由气隙ag暴露的半导体层17的上表面可以被称为“凹入表面17_rs”。气隙ag的底表面ag_bs可以由半导体层17的凹入表面17_rs限定。气隙ag的底表面ag_bs的水平可以低于半导体层17的上表面17_us的水平。
96.图11是根据本公开的一示例实施方式的图6的部分b的放大图。
97.参照图6、图9和图11，在一实施方式中，坝结构dm还可以包括互连第一外间隔物63b和第一内间隔物63a的水平层hl。水平层hl可以覆盖半导体层17。水平层hl可以将半导体层17和气隙ag彼此分隔开。气隙ag可以由第二间隔物64的内侧壁64_is的一部分、下支撑物层72的底表面s1-s2和水平层hl的上表面hl_us限定。气隙ag的底表面ag_bs可以由水平层hl的上表面hl_us限定。
98.图12是根据本公开的一示例实施方式的图6的部分a的放大图。
99.参照图12，在一实施方式中，下支撑物层72可以包括氮化物。下支撑物层72可以包括与第二间隔物64相同的材料。下支撑物层72可以包括与上支撑物层71的材料不同的材料。除了下支撑物层72中包括的材料以外，下支撑物层72的其它特征(即下支撑物层72的形状、布置等)可以与下支撑物层72的上述特征相同。
100.图13是根据本公开的一示例实施方式的沿着图5中的线ii-ii'截取的截面图。
101.参照图13，下支撑物层72的第一倾斜表面s1和第二倾斜表面s2中的每个可以向下延伸到坝结构dm的中间区段或下方。下支撑物层72不仅可以覆盖第二间隔物64的内侧壁的上部区段，而且可以覆盖第二间隔物64的内侧壁的中间区段。第二间隔物64的内侧壁可以仅在其中间区段的至少一部分和其下部区段处暴露。在一实施方式中，下支撑物层72的底端72_bs的水平可以等于或低于与坝结构dm相邻的模层35的底表面35_bs的水平。即，下支撑物层72的底端72_bs的水平可以等于或低于模结构ss的最上面的牺牲层32的上表面32_us的水平。气隙ag的中间区段的至少一部分和气隙ag的上部区段可以延伸到下支撑物层72中。气隙ag的中间区段的至少一部分和气隙ag的上部区段可以位于下支撑物层72的第一倾斜表面s1和第二倾斜表面s2之间。
102.图14是根据本公开的一示例实施方式的沿着图5中的线ii-ii'截取的截面图。
103.参照图14，下支撑物层72的第一倾斜表面s1和第二倾斜表面s2中的每个可以延伸到坝结构dm的底端。例如，第一倾斜表面s1和第二倾斜表面s2中的每个可以接触半导体层17。下支撑物层72可以覆盖第二间隔物64的整个内侧壁。下支撑物层72可以暴露半导体层17的一部分。下支撑物层72可以沿着第二间隔物64的内侧壁的轮廓延伸。下支撑物层72的第一倾斜表面s1和第二倾斜表面s2可以包括与第二间隔物64的内侧壁的轮廓对应的形状。第二间隔物64可以不被下支撑物层72暴露。下支撑物层72可以覆盖第一间隔物63的内侧壁(例如，参照图10描述的第一间隔物63的第二区段63_2的内侧壁63_2_is)的被暴露而没有被第二间隔物64覆盖的部分。因此，气隙ag可以由下支撑物层72和半导体层17限定。气隙ag的侧壁和顶端可以由下支撑物层72限定。气隙ag的底端可以由半导体层17限定。
104.在一实施方式中，尽管未示出，但下支撑物层72可以覆盖半导体层17。例如，下支撑物层72可以覆盖半导体层17的凹入表面(参见图10中的“17_rs”)。半导体层17可以不被下支撑物层72暴露。因此，气隙ag可以由下支撑物层72限定。即，气隙ag可以由下支撑物层
72封闭。
105.图15是根据本公开的一示例实施方式的沿着图5中的线ii-ii'截取的截面图。图16是图15的部分c的放大图。图17是图15的部分d的放大图。
106.参照图15和图16，坝结构dm可以包括间隔物60和下支撑物层72。间隔物60可以包括内间隔物60a和外间隔物60b。内间隔物60a可以接触模结构ss，外间隔物60b可以接触栅极堆叠结构gs。间隔物60可以包括氧化物。下支撑物层72可以位于间隔物60内。即，下支撑物层72可以位于内间隔物60a和外间隔物60b之间。下支撑物层72可以覆盖内间隔物60a的内侧壁60a_is的上部区段的一部分，同时暴露内侧壁60a_is的上部区段的一部分。下支撑物层72可以覆盖外间隔物60b的内侧壁60b_is的上部区段的一部分，同时暴露内侧壁60b_is的上部区段的一部分。下支撑物层72的底表面s1-s2可以包括第一倾斜表面s1和第二倾斜表面s2。顶点te可以形成在第一倾斜表面s1和第二倾斜表面s2互连的点处。气隙ag的上部区段可以在第一倾斜表面s1和第二倾斜表面s2之间延伸，气隙ag的顶端可以由第一倾斜表面s1和第二倾斜表面s2限定。气隙ag的顶端可以由顶点te限定。下支撑物层72可以包括氧化物。在一实施方式中，下支撑物层72可以包括与间隔物60相同的材料。
107.参照图15至图17，气隙ag的一部分可以延伸到半导体层17中。半导体层17的一部分可以被气隙ag凹入。气隙ag可以暴露半导体层17的所述部分。被气隙ag暴露的半导体层17的上表面可以被称为“凹入表面17_rs”。气隙ag可以由间隔物60的内侧壁60a_is和60b_is、下支撑物层72的底表面s1-s2以及半导体层17的凹入表面17_rs限定。气隙ag的底表面ag_bs可以由半导体层17的凹入表面17_rs限定。气隙ag的底表面ag_bs的水平可以低于半导体层17的上表面17_us的水平。
108.图18是根据本公开的一示例实施方式的图15的部分d的放大图。
109.参照图15、图16和图18，坝结构dm还可以包括互连内间隔物60a和外间隔物60b的水平层hl。水平层hl可以覆盖半导体层17。水平层hl可以将半导体层17和气隙ag彼此分隔开。气隙ag可以由间隔物60的内侧壁60a_is和60b_is的部分、下支撑物层72的底表面s1-s2以及水平层hl的上表面hl_us限定。气隙ag的底表面ag_bs可以由水平层hl的上表面hl_us限定。
110.图19是根据本公开的一示例实施方式的图15的部分c的放大图。
111.参照图19，在一实施方式中，下支撑物层72可以包括氮化物。下支撑物层72可以包括与间隔物60和上支撑物层71的材料不同的材料。除了下支撑物层72中包括的材料以外，下支撑物层72的其它特征(即下支撑物层72的形状、布置等)可以与参照图16描述的下支撑物层72的特征相同。
112.图20至图29是解释根据本公开的一示例实施方式的用于形成半导体器件的方法的截面图。
113.参照图20，该方法可以包括在基板10上形成外围电路结构ps。外围电路结构ps的形成可以包括在基板10上形成晶体管tr、元件隔离层13、外围电路接触14、外围电路布线15和下绝缘层16。该方法可以包括在外围电路结构ps上形成半导体层17。例如，半导体层17可以是掺杂的多晶硅层。
114.该方法可以包括在半导体层17上形成连接模层20。连接模层20可以包括依次堆叠在半导体层17上的第一连接绝缘层21、第二连接绝缘层22和第三连接绝缘层23。第一连接
绝缘层21和第三连接绝缘层23可以包括硅氧化物，第二连接绝缘层22可以包括硅氮化物。
115.参照图21，该方法可以包括形成支撑导电层25、缓冲绝缘层27和掩埋绝缘层28。在形成支撑导电层25之前，可以在延伸区ex中部分地去除连接模层20。由于部分地去除连接模层20，因此可以暴露半导体层17的上表面的一部分。支撑导电层25可以形成为覆盖连接模层20和暴露的半导体层17。支撑导电层25可以形成为在从其部分去除连接模层20的区域中具有凹陷r。可以在支撑导电层25上形成缓冲绝缘物。缓冲绝缘物可以形成为覆盖支撑导电层25并填充凹陷r。可以去除延伸区ex中的半导体层17、连接模层20、支撑导电层25和缓冲绝缘物中的每个的一部分，从而形成沟槽，然后可以形成填充沟槽的掩埋绝缘物。掩埋绝缘物可以形成为覆盖缓冲绝缘物。此后，可以通过平坦化工艺部分地去除掩埋绝缘物和缓冲绝缘物中的每个，从而形成缓冲绝缘层27和掩埋绝缘层28。缓冲绝缘层27可以填充支撑导电层25的凹陷r，并且掩埋绝缘层28可以填充沟槽。支撑导电层25、缓冲绝缘层27和掩埋绝缘层28的顶表面可以共面。
116.参照图22，该方法可以包括形成模结构ss、沟道结构ch、第一上绝缘层51、支撑物sv和通孔通路thv。
117.模结构ss的形成可以包括交替地堆叠栅极绝缘层31和牺牲层32、修整栅极绝缘层31和牺牲层32、以及形成模层35。栅极绝缘层31可以包括相对于牺牲层32具有蚀刻选择性的材料。例如，牺牲层32可以包括硅氮化物，栅极绝缘层31可以包括硅氧化物。栅极绝缘层31和牺牲层32的修整可以包括重复在栅极绝缘层31和牺牲层32上形成掩模图案、使用掩模图案来蚀刻栅极绝缘层31和牺牲层32的部分、减小掩模图案的水平面积、以及使用面积减小的掩模图案来蚀刻栅极绝缘层31和牺牲层32的部分。通过修整工艺，可以形成阶梯结构，其中栅极绝缘层31和牺牲层32的高度随着栅极绝缘层31和牺牲层32从单元区ca延伸到延伸区ex而逐阶减小。模层35可以形成为覆盖修整后的栅极绝缘层31和修整后的牺牲层32。模层35可以包括相对于牺牲层32具有蚀刻选择性的材料。例如，模层35可以包括硅氧化物、硅氮氧化物、低k电介质材料、高k电介质材料和其组合中的至少一种。可以通过诸如化学机械抛光(cmp)的工艺来平坦化模层35的顶表面。
118.沟道结构ch可以形成为延伸穿过单元区ca中的模结构ss。沟道结构ch可以延伸到半导体层17中并延伸穿过支撑导电层25和连接模层20。沟道结构ch的形成可以包括形成延伸穿过单元区ca中的模结构ss、支撑导电层25和连接模层20的沟道孔以及在沟道孔中依次形成信息存储图案41、沟道图案43、掩埋绝缘图案45和导电焊盘47。
119.可以在模层35和沟道结构ch上形成第一上绝缘层51。支撑物sv可以形成为延伸穿过延伸区ex中的第一上绝缘层51和模结构ss。支撑物sv可以形成为连接到半导体层17并延伸穿过支撑导电层25和连接模层20。支撑物sv的形成可以包括形成延伸穿过延伸区ex中的第一上绝缘层51、模层35、模结构ss、支撑导电层25和连接模层20的孔以及在孔中形成绝缘物。
120.通孔通路thv可以形成为延伸穿过延伸区ex中的第一上绝缘层51、模结构ss和掩埋绝缘层28。通孔通路thv可以电连接到外围电路布线15并延伸到外围电路结构ps中。通孔通路thv的形成可以包括形成延伸穿过第一上绝缘层51、模结构ss和掩埋绝缘层28的孔以及在孔中形成导电材料。
121.参照图23，该方法可以包括形成第二上绝缘层53、字线切口wc、坝切口dc和源极导
电层29。第二上绝缘层53可以形成为覆盖第一上绝缘层51、支撑物sv和通孔通路thv。
122.字线切口wc和坝切口dc可以同时形成。在一实施方式中，字线切口wc和坝切口dc可以分别通过单独的工艺形成。字线切口wc可以形成在单元区ca和延伸区ex中。字线切口wc可以在第二方向(参见图5中的“d2”)上从单元区ca延伸到延伸区ex。字线切口wc可以形成为延伸穿过单元区ca中的连接模层20、支撑导电层25、模结构ss、第一上绝缘层51和第二上绝缘层53。字线切口wc可以形成为延伸穿过延伸区ex中的支撑导电层25、缓冲绝缘层27、模结构ss、第一上绝缘层51和第二上绝缘层53。字线切口wc可以暴露单元区ca和延伸区ex的每个中的半导体层17。字线切口wc可以暴露单元区ca中的连接模层20。
123.坝切口dc可以形成在延伸区ex中。当在俯视图中观察时，坝切口dc可以形成为具有四边形形状。当在俯视图中观察时，坝切口dc可以形成为围绕掩埋绝缘层28。坝切口dc可以形成为延伸穿过支撑导电层25、缓冲绝缘层27、模结构ss、第一上绝缘层51和第二上绝缘层53。坝切口dc可以暴露半导体层17。坝切口dc可以使半导体层17的一部分凹入。
124.可以去除在单元区ca中被字线切口wc暴露的连接模层20。连接模层20的去除可以包括各向同性蚀刻工艺。随着连接模层20被去除，沟道结构ch的侧表面可以部分地暴露。根据连接模层20的去除，可以暴露每个沟道结构ch的信息存储图案41。由于部分地蚀刻沟道结构ch的信息存储图案41，因此可以部分地暴露沟道结构ch的沟道图案43。可以在字线切口wc和坝切口dc中形成间隔物，以便防止当部分地蚀刻连接模层20和信息存储图案41时蚀刻模结构ss、第一上绝缘层51和第二上绝缘层53。
125.源极导电层29可以通过在经由去除单元区ca中的连接模层20而形成的空间中沉积导电材料来形成。源极导电层29可以在单元区ca中接触每个沟道结构ch的沟道图案43和信息存储图案41同时被填充在半导体层17和支撑导电层25之间。例如，源极导电层29可以包括掺杂的多晶硅。在形成源极导电层29之后，可以执行各向异性蚀刻工艺以便去除形成在字线切口wc和坝切口dc中的导电材料。也可以去除形成在字线切口wc和坝切口dc中的间隔物。
126.参照图24，该方法可以包括形成第一绝缘层61和第二绝缘层62。第一绝缘层61可以共形地覆盖模结构ss、第一上绝缘层51和第二上绝缘层53。第一绝缘层61可以形成在字线切口wc和坝切口dc中。第一绝缘层61可以覆盖字线切口wc的侧壁和底表面。第一绝缘层61可以覆盖坝切口dc的侧壁和底表面。第一绝缘层61可以覆盖第二上绝缘层53的顶表面。第一绝缘层61可以覆盖源极导电层29、支撑导电层25、缓冲绝缘层27、模结构ss、第一上绝缘层51和第二上绝缘层53的侧壁，并且可以覆盖半导体层17。例如，第一绝缘层61可以包括氧化物。
127.第二绝缘层62可以覆盖第一绝缘层61的顶表面。第二绝缘层62可以共形地形成。第二绝缘层62可以形成在字线切口wc和坝切口dc中。例如，第二绝缘层62可以包括氮化物。例如，第一绝缘层61和第二绝缘层62中的每个可以通过化学气相沉积(cvd)工艺和/或原子层沉积(ald)工艺形成。
128.参照图25，该方法可以包括形成第一间隔物63和第二间隔物64。可以通过回蚀刻工艺部分地去除第一绝缘层61和第二绝缘层62来形成第一间隔物63和第二间隔物64。随着部分地去除第一绝缘层61，可以形成第一间隔物63。随着部分地去除第二绝缘层62，可以形成第二间隔物64。可以通过执行回蚀刻工艺直到半导体层17通过字线切口wc和坝切口dc暴
露来形成第一间隔物63和第二间隔物64。可以通过回蚀刻工艺部分地去除第一绝缘层61和第二绝缘层62，因此，可以暴露第二上绝缘层53的顶表面。
129.参照图26，该方法可以包括形成支撑物层70。可以通过执行具有相对差的台阶覆盖率的工艺来形成支撑物层70。例如，可以通过物理气相沉积(pvd)工艺或化学气相沉积(cvd)工艺来形成支撑物层70。例如，支撑物层70可以包括氧化物。
130.支撑物层70可以形成在第二上绝缘层53上。支撑物层70可以包括上支撑物层71和下支撑物层72。上支撑物层71可以覆盖第二上绝缘层53的顶表面以及第一间隔物63和第二间隔物64的各自的上端。下支撑物层72可以从上支撑物层71的底表面朝基板10延伸。下支撑物层72可以延伸到字线切口wc和坝切口dc中。下支撑物层72可以掩埋在字线切口wc和坝切口dc的上部区段的部分中。下支撑物层72可以在字线切口wc和坝切口dc中形成在第二间隔物64的内侧壁上。下支撑物层72可以在字线切口wc和坝切口dc中覆盖第二间隔物64的上部区段的一部分。下支撑物层72的底表面可以是弯曲的。字线切口wc和坝切口dc的内部空间可以由下支撑物层72封闭。字线切口wc和坝切口dc中的每个的封闭的空的空间或空隙可以被定义为气隙ag。气隙ag可以由第二间隔物64的内侧壁的一部分、下支撑物层72的底表面、第一间隔物63的内侧壁的一部分和半导体层17的凹入的上表面的一部分限定。
131.参照图27，该方法可以包括形成下支撑物图案73。下支撑物图案73的形成可以包括形成掩模图案mp和形成开口op。
132.掩模图案mp可以形成在支撑物层70上。掩模图案mp可以形成为使得掩模图案mp不与字线切口wc的至少一部分垂直地重叠。随着执行使用掩模图案mp作为蚀刻掩模的蚀刻工艺，可以去除支撑物层70、第二上绝缘层53、第一间隔物63和第二间隔物64的部分，因此，可以形成开口op。开口op可以暴露下支撑物层72、第一间隔物63、第二间隔物64、第二上绝缘层53和上支撑物层71。蚀刻工艺也可以蚀刻第一上绝缘层51。在这种情况下，开口op还可以暴露第一上绝缘层51。蚀刻工艺可以是各向异性蚀刻工艺。可以通过蚀刻工艺来蚀刻下支撑物层72的一部分，因此，可以打开字线切口wc中的气隙ag的顶端。随着气隙ag的顶端打开，气隙ag可以与开口op连通。随着蚀刻下支撑物层72的上部区段的一部分，可以形成下支撑物图案73。下支撑物图案73可以在第二间隔物64的上部区段覆盖第二间隔物64的内侧壁的一部分。下支撑物图案73的上部区段可以打开，因此，气隙ag和开口op可以彼此连通。
133.参照图28，该方法可以包括去除下支撑物图案73。下支撑物图案73的去除可以包括各向异性蚀刻工艺和/或各向同性蚀刻工艺。随着去除下支撑物图案73，可以完全暴露第二间隔物64的内侧壁。该方法可以包括去除掩模图案mp。
134.参照图29，该方法可以包括去除第一间隔物63和第二间隔物64。随着去除第一间隔物63和第二间隔物64，可以再次完全打开字线切口wc。模结构ss的内侧壁可以通过字线切口wc暴露。
135.该方法可以包括形成栅极堆叠结构gs。栅极堆叠结构gs的形成可以包括形成栅电极33。可以通过字线切口wc来去除模结构ss的牺牲层32的部分。牺牲层32可以仅在其在坝结构dm之外的部分处被去除，并且可以在其在坝结构dm内的部分处不被去除。可以通过在通过去除牺牲层32而形成的空的空间中形成导电材料来形成栅电极33。
136.参照图6，该方法可以包括在字线切口wc中形成字线分隔层ws。在形成字线分隔层ws之后，可以形成第三上绝缘层75、位线接触插塞bp、位线bl、thv接触插塞tc和顶线tl。
137.根据本公开的示例实施方式，可以提供半导体器件及其制造方法，该半导体器件及其制造方法能够简化制造工艺步骤，同时在防止裂缝形成的坝结构中包括气隙和防止由半导体器件的高的高宽比引起的倾斜的支撑层，从而降低工艺成本。
138.虽然已经参照附图描述了本公开的实施方式，但是本领域技术人员应理解，在不脱离本公开的范围的情况下可以进行各种修改。因此，上述实施方式应仅被认为是描述性的，而不是出于限制的目的。
139.本技术要求2021年5月25日在韩国知识产权局提交的第10-2021-0066910号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。