HKMG寄生电容测试结构的版图的制作方法

hkmg寄生电容测试结构的版图
技术领域
1.本发明涉及半导体技术领域，特别是涉及一种hkmg寄生电容测试结构的版图。


背景技术：

2.实际hkmg(高k金属栅)平台中提取电学厚度电容结构的设计如图1所示，通常选用栅长较长的结构测试，如图1中虚线框所示，另外为计算金属栅与后段金属连线之间的寄生电容，传统的结构设计如图2虚线框所示，将原器件中的有源区(aa，如图2中阴影部分)去除，测试出的电容值即为后段连线电容。但是实际生产过程中，这种设计方法会导致器件aa的局域密度较低，后续cmp(化学机械平坦化)研磨工艺导致浅沟槽隔离(sti)氧化物表面凹陷和金属栅表面凹陷现象，导致器件的金属栅形成异常，出现金属栅填充异常，主要表现为金属填充不完全，导致金属连线和金属栅之间的测试电容值偏小。
3.为此，需要一种与现有cmos(互补金属氧化物半导体)工艺兼容的新型寄生电容结构。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种hkmg寄生电容测试结构的版图，用于解决现有技术中器件有源区的局域密度较低，后续cmp研磨工艺导致浅沟槽隔离氧化物表面凹陷和金属栅表面凹陷现象，导致器件的金属栅形成异常，出现金属栅填充异常，导致金属连线和金属栅之间的测试电容值偏小的问题。
5.为实现上述目的及其他相关目的，本发明提供一种hkmg寄生电容测试结构的版图，包括：
6.伪栅图形；
7.设于所述伪栅图形间及所述伪栅图形上的多个接触孔图形；
8.设于所述伪栅图形上且长度小于所述伪栅图形的伪栅有源区图形，所述伪栅有源区图形与所述接触孔图形不重叠。
9.优选地，所述伪栅图形包括第一伪栅图形，以及位于所述第一伪栅图形两侧且对称分布的第二、三、四伪栅图形和第五、六、七伪栅图形。
10.优选地，所述第二、三、四伪栅图形和所述第五、六、七伪栅图形间均设有至少一个所述接触孔图形。
11.优选地，所述接触孔图形的数量分别为三个且在同一列依次等距分布。
12.优选地，所述第三、六伪栅图形的一端均设有至少一个所述接触孔图形。
13.优选地，所述接触孔图形的数量分别为四个且在同一行依次等距分布。
14.优选地，所述第二、四、五、七伪栅图形的形状一致。
15.优选地，所述第三、六伪栅图形的宽度均大于所述第二、四、五、七伪栅图形，所述第二、四、五、七伪栅图形的宽度均大于所述第一伪栅图形的宽度。
16.优选地，每个所述伪栅图形的高度一致。
17.优选地，所述第二、七伪栅图形上的所述伪栅有源区图形分别与其共用同一边界。
18.优选地，所述第三、六伪栅图形上的所述伪栅有源区图形的宽度均小于所述第三、六伪栅图形的宽度。
19.优选地，位于所述第一、四、五伪栅图形上的所述伪栅有源区图形分别与所述四、五伪栅图形共用同一边界。
20.优选地，所述版图用于cmos工艺。
21.如上所述，本发明的hkmg寄生电容测试结构的版图，具有以下有益效果：
22.本发明的版图中设计的电容结构不增加任何工艺成本，且有效降低金属栅凹陷效应造成的工艺缺陷，便于实际生产应用，适用于后段金属连线寄生电容值的提取，有效计算氧化层电学厚度。
附图说明
23.图1显示为现有技术一种电容结构的版图示意图；
24.图2显示为现有技术后段连线电容测试示意图；
25.图3显示为本发明的寄生电容测试结构的版图示意图。
具体实施方式
26.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
27.请参阅图3，本发明提供一种hkmg寄生电容测试结构的版图，包括：
28.伪栅图形，用于定义出伪栅形成的位置，在半导体器件的制造中，可形成伪栅后，再去除伪栅形成填充槽，之后在填充槽淀积金属栅；
29.在一种可选的实施方式中，伪栅图形包括第一伪栅图形11，以及位于第一伪栅图形11两侧且对称分布的第二、三、四伪栅图形(12,13,14)和第五、六、七伪栅图形(15,16,17)。
30.在一种可选的实施方式中，第二、四、五、七伪栅图形(12,14,15,17)的形状一致，即在版图设计中，第二、四、五、七伪栅图形(12,14,15,17)的设计标准均相同。
31.在一种可选的实施方式中，第三、六伪栅图形(13,16)的宽度均大于第二、四、五、七伪栅图形(12,14,15,17)，第二、四、五、七伪栅图形(12,14,15,17)的宽度均大于第一伪栅图形11的宽度。
32.在一种可选的实施方式中，每个伪栅图形的高度一致。
33.设于伪栅图形间及伪栅图形上的多个接触孔图形18；
34.在一种可选的实施方式中，第二、三、四伪栅图形(12,13,14)和第五、六、七伪栅图形(15,16,17)间均设有至少一个接触孔图形18。
35.在一种可选的实施方式中，第二、三、四伪栅图形(12,13,14)和第五、六、七伪栅图形(15,16,17)间接触孔图形18的数量分别为三个且在同一列依次等距分布。
36.在一种可选的实施方式中，第三、六伪栅图形(13,16)的一端均设有至少一个接触
孔图形18。
37.在一种可选的实施方式中，第三、六伪栅图形(13,16)的一端中接触孔图形18的数量分别为四个且在同一行依次等距分布。
38.设于伪栅图形上且长度小于伪栅图形的伪栅有源区图形19，伪栅有源区图形19与接触孔图形18不重叠，在现有技术中将原器件中的有源区(aa)去除，测试出的电容值即为后段连线电容。但是实际生产过程中，这种设计方法会导致器件aa的局域密度较低，后续cmp(化学机械平坦化)研磨工艺导致浅沟槽隔离(sti)氧化物表面凹陷和金属栅表面凹陷现象，导致器件的金属栅形成异常，通过在伪栅图形上新增伪栅有源区图形19(dummy aa)，有效实现有源区密度增加，利用该版图在后续工艺制得的半导体器件，降低sti和金属栅凹陷现象，同时测试出来的电容值没有新增任何电容。
39.在一种可选的实施方式中，第二、七伪栅图形(12,17)上的伪栅有源区图形19分别与其共用同一边界。
40.在一种可选的实施方式中，第三、六伪栅图形(13,16)上的伪栅有源区图形19的宽度均小于第三、六伪栅图形(13,16)的宽度。
41.在一种可选的实施方式中，位于第一、四、五伪栅图形(11，14，15)上的伪栅有源区图形19分别与四、五伪栅图形(14,15)共用同一边界。
42.在一种可选的实施方式中，版图用于cmos工艺，适用于后段金属连线寄生电容值的提取，有效计算氧化层电学厚度。
43.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
44.综上所述，本发明的版图中设计的电容结构不增加任何工艺成本，且有效降低金属栅凹陷效应造成的工艺缺陷，便于实际生产应用，适用于后段金属连线寄生电容值的提取，有效计算氧化层电学厚度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
45.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。