三维存储器及其制造方法、存储系统与流程

1.本公开实施方式涉及半导体领域，更具体的，涉及一种三维存储器及其制造方法、存储系统。


背景技术：

2.三维存储器中存储单元的堆叠层数越来越多，与之相应的，外围电路中的器件也需要设置的更多，使得外围电路需要占据更大的面积。缩小外围电路占用的面积成为亟待解决的问题，尤其是在存储单元的堆叠层数在两百层以上的三维存储器中。


技术实现要素：

3.本公开的实施方式可至少解决上述现有技术中的一个或多个技术问题、或用于解决现有技术中的其它一些技术问题。
4.本公开的实施方式提供了一种制造三维存储器的方法，该方法包括：在第一半导体层形成鳍式场效应晶体管，其中，形成鳍式场效应晶体管的步骤包括：形成鳍式结构，鳍式结构包括沿远离第一半导体层的方向交替堆叠的牺牲部和沟道部，其中，在远离第一半导体层的方向的垂面内，鳍式结构包括第一有源区、第二有源区、以及位于第一有源区和第二有源区之间的栅极区；在栅极区形成栅极结构；以及在第一有源区和第二有源区分别形成第一有源结构和第二有源结构，其中，第一有源结构和第二有源结构中的至少一者包括沿远离第一半导体层的方向交替堆叠的第一掺杂层和第二掺杂层；形成与鳍式场效应晶体管电连接的第一键合层；在第二半导体层形成三维存储结构，并形成与三维存储结构电连接的第二键合层；以及将第一键合层与第二键合层键合。
5.在一些实施方式中，鳍式场效应晶体管为高压器件，沿远离第一半导体层的方向，第一掺杂层的厚度在100～200nm以内，第二掺杂层的厚度在100～200nm以内。
6.在一些实施方式中，第一有源结构包括第一轻掺杂区和第一重掺杂区，第二有源结构包括第二轻掺杂区和第二重掺杂区，其中，在第一有源区和第二有源区分别形成第一有源结构和第二有源结构的步骤包括：在鳍式结构远离第一半导体层的一侧，通过第一次离子注入，分别在第一有源区和第二轻掺杂区形成第一轻掺杂区和第二轻掺杂区，其中，第一轻掺杂区和第二轻掺杂区中的至少一者包括第一掺杂层和第二掺杂层；通过第二次离子注入，在第一轻掺杂区的一部分形成第一重掺杂区，并在第二轻掺杂区的一部分形成第二重掺杂区。
7.示例性地，鳍式场效应晶体管还包括：连接第一有源结构与第二有源结构的多层沟道结构，第一重掺杂区与多层沟道结构被第一轻掺杂区间隔，第二重掺杂区与多层沟道结构被第二轻掺杂区间隔。
8.在一些实施方式中，第一重掺杂区及第二重掺杂区分别与栅极结构间隔0.5～1μm。
9.在一些实施方式中，第一重掺杂区和第二重掺杂区中的至少一者包括沿远离第一
半导体层的方向交替堆叠的第三掺杂层和第四掺杂层。
10.在一些实施方式中，栅极结构包括第一导电部、第二导电部和第三导电部，其中，在栅极区形成栅极结构的步骤包括：去除牺牲部的位于栅极区中的部分，其中，任意相邻的两个沟道部之间以及沟道部和第一半导体层之间具有间隔空间；在栅极区形成绝缘部，绝缘部遮挡沟道部在栅极区暴露出的表面；在鳍式结构远离第一半导体层一侧形成第一导电部，在鳍式结构与一侧相邻的侧部形成第二导电部，以及在间隔空间形成第三导电部。
11.在一些实施方式中，栅极结构包括第一导电部和第二导电部，其中，在栅极区形成栅极结构的步骤包括：去除牺牲部的位于栅极区中的部分，其中，任意相邻的两个沟道部之间以及沟道部和第一半导体层之间具有间隔空间；以及在栅极区形成绝缘部，其中，绝缘部遮挡沟道部在栅极区暴露出的表面，并填满间隔空间；以及在鳍式结构远离第一半导体层一侧形成第一导电部，在鳍式结构方与一侧相邻的侧部形成第二导电部。
12.在一些实施方式中，形成鳍式结构的步骤包括：通过交替堆叠牺牲层和沟道层形成叠层结构；在叠层结构形成延伸至第一半导体层中的第一浅沟槽和第二浅沟槽，第一浅沟槽和第二浅沟槽延伸的方向相交，将叠层结构分割出鳍式结构。
13.示例性地，该方法还包括：在第一浅沟槽中形成第一浅沟槽隔离结构。
14.在一些实施方式中，在第一半导体层上形成第一平面晶体管；其中，形成第一平面晶体管的步骤包括：在叠层结构形成沿靠近第一半导体层方向延伸且相对设置的两个第三浅沟槽隔离结构以分割出平面结构，其中，在远离第一半导体层的方向的垂面内，平面结构包括第三有源区、沟道区和第四有源区；在平面结构上形成第四导电部；在第三有源区和第四有源区分别形成第三有源结构和第四有源结构。
15.示例性地，在去除牺牲部的位于栅极区中的部分的步骤之前，覆盖平面结构并暴露鳍式结构，并在去除牺牲部的位于栅极区中的部分的步骤之后暴露出平面结构。
16.在一些实施方式中，形成第三有源结构和第四有源结构的步骤包括：在平面结构远离第一半导体层的一侧，通过第一次离子注入在第三有源区形成第三轻掺杂区，并在第四有源区形成第四轻掺杂区；通过第二次离子注入，在第三轻掺杂区和第四轻掺杂区分别形成第三重掺杂区和第四重掺杂区，其中，第三重掺杂区与沟道区被第三轻掺杂区间隔，第四重掺杂区与沟道区被第四轻掺杂区间隔。
17.在一些实施方式中，鳍式场效应晶体管为高压器件和低压器件中的一种，第一平面晶体管为另一种。
18.在一些实施方式中，方法还包括：在第一半导体层上形成用作高压器件的第二平面晶体管，其中，鳍式场效应晶体管为低压器件。
19.示例性地，沿远离第一半导体层的方向，第一掺杂层的厚度在10～50nm以内，第二掺杂层的厚度在10～50nm以内。
20.在一些实施方式中，方法还包括：在第一半导体层形成阱区；以及在阱区形成第一漂移区以及与第一漂移区间隔设置的第二漂移区；其中，在第一半导体层形成鳍式场效应晶体管包括：在阱区上形成鳍式场效应晶体管，鳍式场效应晶体管包括在第一漂移区和第二漂移区远离第一半导体层的一侧分别形成的第一有源结构和第二有源结构。
21.在一些实施方式中，方法还包括：在第一半导体层和第二半导体层分别形成第一互连层和第二互连层；其中，鳍式场效应晶体管通过第一互连层、第一键合层、第二键合层
及第二互连层电连接于三维存储结构。
22.第二方面，本公开的实施方式提供了一种三维存储器，该三维存储器包括：第一半导体层；鳍式场效应晶体管，位于第一半导体层，在远离第一半导体层的方向的垂面内，鳍式场效应晶体管包括第一有源结构、第二有源结构、连接第一有源结构与第二有源结构的多层沟道结构、以及位于第一有源结构和第二有源结构之间的栅极结构，其中，第一有源结构和第二有源结构中的至少一者包括沿远离第一半导体层的方向交替堆叠的第一掺杂层和第二掺杂层；第一键合层，位于鳍式场效应晶体管的远离第一半导体层的一侧，并与鳍式场效应晶体管电连接；第二半导体层；第二键合层，位于第二半导体层的靠近第一键合层的一侧、并与第一键合层键合连接；三维存储结构，位于第二半导体层并与第二键合层电连接。
23.在一些实施方式中，鳍式场效应晶体管的种类包括高压器件和低压器件中的至少一种。
24.在一些实施方式中，种类为低压器件的鳍式场效应晶体管中，沿远离第一半导体层的方向，第一掺杂层的厚度在10～50nm以内，第二掺杂层的厚度在10～50nm以内。
25.在一些实施方式中，种类为高压器件的鳍式场效应晶体管中，沿远离第一半导体层的方向，第一掺杂层的厚度在100～200nm以内，第二掺杂层的厚度在100～200nm以内。
26.在一些实施方式中，第一有源结构包括第一轻掺杂区和第一重掺杂区，其中，第一重掺杂区与多层沟道结构被第一轻掺杂区间隔；其中，第二有源结构包括第二轻掺杂区和第二重掺杂区，其中，第二重掺杂区与多层沟道结构被第二轻掺杂区间隔，其中，第一轻掺杂区和第二轻掺杂区中的至少一者包括第一掺杂层和第二掺杂层。
27.在一些实施方式中，第一重掺杂区及第二重掺杂区分别与多层沟道结构间隔0.5～1μm。
28.在一些实施方式中，第一重掺杂区和第二重掺杂区中的至少一者包括沿远离第一半导体层的方向交替堆叠的第三掺杂层和第四掺杂层。
29.在一些实施方式中，其中，栅极结构包括：第一导电部，位于多层沟道结构的远离第一半导体层的一侧；第二导电部，位于多层沟道结构的与一侧相邻的侧部；第三导电部，至少位于多层沟道结构与第一半导体层之间。
30.在一些实施方式中，其中，栅极结构包括：第一导电部，位于多层沟道结构的远离第一半导体层的一侧；第二导电部，位于多层沟道结构的与一侧相邻的侧部；多层沟道结构与第一半导体层之间被绝缘部填满。
31.在一些实施方式中，三维存储器还包括位于第一半导体层的第一平面晶体管，第一平面晶体管包括：第三有源结构、第四有源结构以及连接第三有源结构与第四有源结构的沟道区，其中，沟道区包括交替堆叠的第二沟道横柱和间隔部，且最顶层为第二沟道横柱。
32.本公开在第三方面还提供一种存储系统，该存储系统包括：前述的三维存储器；和控制器，与三维存储器电连接，并控制三维存储器。
33.本公开的实施方式提供的制造三维存储器的方法，将外围电路中的至少一部分器件制造为鳍式场效应晶体管。这些鳍式场效应晶体管能够适应外围电路的工作环境，保证外围电路保持较好的性能以控制三维存储结构，并且能够缩小外围电路的整体尺寸。
34.本公开的实施方式提供的三维存储器能够以较小的体积提供较大的存储容量。
附图说明
35.通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
36.图1是根据本公开实施方式的制造三维存储器的方法的示意性流程框图；
37.图2是根据本公开实施方式的形成鳍式场效应晶体管的方法的流程框图；
38.图3是根据本公开实施方式的第一半导体层的结构示意图；
39.图4是根据本公开实施方式的形成阱区后的第一半导体层的结构示意图；
40.图5是根据本公开实施方式的对阱区离子注入后的第一半导体层的结构示意图；
41.图6是根据本公开实施方式的形成叠层结构后的半导体结构的结构示意图；
42.图7是本公开实施方式的形成第一浅沟槽隔离结构后的半导体结构的结构示意图；
43.图8是根据本公开实施方式的形成第一浅沟槽隔离结构和第二浅沟槽隔离结构后的半导体结构的俯视图；
44.图9是图8中a-a处的截面图；
45.图10是图8中b-b处的截面图；
46.图11是图10中a处的结构形成绝缘部之后的放大示意图；
47.图12是根据本公开实施方式的形成第三导电部后的半导体结构在xz面的剖视图；
48.图13是根据本公开实施方式的形成第三导电部后的半导体结构在yz面的剖视图；
49.图14是根据本公开实施方式的鳍式结构经过第一次离子注入的半导体结构的示意图；
50.图15是根据本公开实施方式的鳍式结构经过第二次离子注入得到的半导体结构的示意图；
51.图16是根据本公开实施方式的绝缘部23填满间隔空间211-0后半导体结构的结构示意图；
52.图17是图16的半导体结构经过氧化后的结构示意图；
53.图18是图16的半导体结构经过氧化后在yz面内的结构示意图；
54.图19是根据本公开实施方式的形成栅极结构后的半导体结构示意图；
55.图20是图19的半导体结构在xz面的结构示意图；
56.图21是根据本公开另一实施方式的鳍式结构经过第一次离子注入的半导体结构的示意图；
57.图22是根据本公开另一实施方式的经过鳍式结构第二次离子注入得到的半导体结构的示意图；
58.图23是图15中a处的放大图；
59.图24是根据本公开实施方式的形成有鳍式场效应晶体管和第一平面晶体管的半导体结构的示意图；
60.图25是根据本公开实施方式的三维存储器的结构示意图；
61.图26是根据本公开另一实施方式的三维存储器的结构示意图；
62.图27是根据本公开实施方式的存储系统的结构示意图。
具体实施方式
63.为了更好地理解本公开，将参考附图对本公开的各个方面做出更详细的说明。应理解，这些详细说明只是对本公开的示例性实施方式的描述，而非以任何方式限制本公开的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
64.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本公开的教导的情况下，下文中讨论的第一有源结构也可被称作第二有源结构。反之亦然。
65.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，第一轻掺杂区的厚度和第一重掺杂区的厚度并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
66.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本公开的实施方式时，使用“可”表示“本公开的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
67.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本公开所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本公开中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
68.需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本公开所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本公开。
69.图1是根据本公开实施方式的制造三维存储器的方法的示意性流程框图。参考图1，本公开实施方式提供的制造三维存储器的方法1000包括下述步骤。
70.步骤s101，在第一半导体层形成鳍式场效应晶体管。
71.步骤s102，形成与鳍式场效应晶体管电连接的第一键合层。
72.步骤s103，在第二半导体层形成三维存储结构，并形成与三维存储结构电连接的第二键合层。
73.步骤s104，将第一键合层与第二键合层键合。
74.如图2示出的形成鳍式场效应晶体管的方法的流程框图，步骤s101包括下述的步骤。
75.步骤s1011，形成鳍式结构。鳍式结构包括沿远离第一半导体层的方向交替堆叠的
牺牲部和沟道部。在远离第一半导体层的方向的垂面内，鳍式结构包括第一有源区、第二有源区、以及位于第一有源区和第二有源区之间的栅极区。其中，远离第一半导体层的方向的垂面可以是指垂直于远离第一半导体层的方向的平面。
76.步骤s1012，在栅极区形成栅极结构。
77.步骤s1013，在第一有源区形成第一有源结构，并在第二有源区形成第二有源结构。其中，第一有源结构和第二有源结构中的至少一者包括沿远离第一半导体层的方向交替堆叠的第一掺杂层和第二掺杂层。
78.本公开实施方式提供的制造三维存储器的方法，可制成用于控制三维存储结构的鳍式场效应晶体管。鳍式场效应晶体管占用面积小，能够减小形成于第一半导体层的外围电路的尺寸，使外围电路能满足层数越来越多的三维存储结构的控制需求。从而使三维存储器的存储密度增加。
79.第一半导体层和第二半导体层上的结构可分别制造，然后通过键合的方式使鳍式场效应晶体管与三维存储结构电连接。
80.以下结合附图3至图27对本公开提供的实施方式进行示例性说明。
81.图3示出了第一半导体层的结构示意图。第一半导体层1可在z方向具有一定厚度。第一半导体层1可以是第一衬底，第一衬底的材料可包括单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(silicon on insulator；soi)、绝缘体上锗(germanium on insulator；goi)、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。
82.在本公开的一些实施方式中，可在提供的第一半导体层1形成阱区11。例如，可以通过对第一半导体层1进行p型掺杂得到阱区11。图4示出了形成阱区11后的第一半导体层的结构示意图。第一半导体层1可包括受离子注入影响而得到的阱区11及原始基底10。
83.在本公开的一些实施方式中，在形成阱区11后，可在阱区11形成第一漂移区121以及与第一漂移区121间隔设置的第二漂移区122。示例地，沿着x方向，空间可划分有第一区域n1、第二区域p和第三区域n2。可以将阱区11位于第二区域p的表面遮挡住，然后在第一区域n1和第三区域n2对阱区11进行n型掺杂。图5示出了对阱区11离子注入后的第一半导体层1的结构示意图。如图5所示，阱区11经过n型掺杂后，在第一区域n1处形成了第一漂移区121，在第三区域n3处形成了第二漂移区122。阱区11剩余的部分在后文依旧称为阱区11。第一漂移区121和第二漂移区122被阱区11位于第二区域p处的部分间隔开。示例性地，第一漂移区121和第二漂移区122在z方向上可以没有贯穿阱区11。
84.在本公开的一些实施方式中，在形成第一漂移区121和第二漂移区122之后，可在阱区11上形成鳍式场效应晶体管。示例性地，形成鳍式场效应晶体管的步骤可如图2所示。为了便于理解，下面对图2的各个子步骤进行示例性说明。
85.在本公开的一些实施方式中，鳍式场效应晶体管包括鳍式结构，形成鳍式结构的步骤可以包括：通过交替堆叠牺牲层和沟道层形成叠层结构，在叠层结构形成延伸至第一半导体层1中的第一浅沟槽和第二浅沟槽，第一浅沟槽和第二浅沟槽延伸的方向相交，将叠层结构分割出鳍式结构。
86.示例性地，在第一半导体层1上交替堆叠牺牲层21和沟道层22时可以采用不同的堆叠次序。例如最底层为牺牲层21，另一些实施方式中最底层可以是沟道层22。示例性地，
该步骤中形成的最顶层为沟道层22。
87.图6是本公开实施方式的形成叠层结构后的半导体结构的示意图，图7是本公开实施方式的形成第一浅沟槽隔离结构后的半导体结构的示意图，图8是本公开实施方式的形成第一浅沟槽隔离结构和第二浅沟槽隔离结构后的半导体结构的俯视示意图。
88.如图6所示，第一半导体层1上形成有叠层结构2。叠层结构2通过交替堆叠牺牲层21和沟道层22形成。第一半导体层1和叠层结构2都可以延展较大面积，第一半导体层1中可被制造多个阱区11，叠层结构2可同时覆盖这些阱区11。具体地，可采用诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺形成牺牲层21和沟道层22。
89.示例地，牺牲层21的材料和沟道层22的材料之间可具有刻蚀选择性。例如牺牲层21的材料可包括硅锗，沟道层22的材料可包括硅。
90.示例地，如图7和图8所示，本实施方式中的叠层结构2形成的可以是一个整体，每个阱区11上的鳍式结构20和周围结构也可以是一体。示例性地，可在叠层结构2形成延伸方向交叉的第一浅沟槽和第二浅沟槽，例如形成沿第一方向(例如图8所示的x方向)间隔设置的第一浅沟槽，并形成沿第二方向(例如图8所示的y方向)间隔设置的第二浅沟槽。在xy面(图8)内，第一浅沟槽和第二浅沟槽将第一有源区121、第二有源区122及阱区11位于二者之间的部分从第一半导体层1的其他部分中分隔。从另一方面来看，获得鳍式结构20的方式为：在叠层结构2的沿x方向即第一方向的两侧形成延伸至第一半导体层1中的第一浅沟槽，及在叠层结构2的沿第二方向的两侧形成延伸至第一半导体层1中的第二浅沟槽，第一浅沟槽和第二浅沟槽将叠层结构2分割出鳍式结构20。
91.如图7所示，鳍式结构20包括堆叠的牺牲部211和沟道部221。牺牲部211是原先整体的牺牲层21的一部分，沟道部221是原先整体的沟道层22的一部分。应当理解的是，鳍式结构20中，牺牲部211和沟道部221各自也可以是整个一体的结构。
92.示例地，鳍式结构20可沿x方向划分为第一有源区、栅极区及第二有源区这三部分。具体地，鳍式结构20位于第一区域n1的部分可视为第一有源区，位于第二区域p的部分可视为栅极区，位于第三区域n2的部分可视为第二有源区。
93.在本公开的一些实施方式中，如图7和图8所示，在形成第一浅沟槽和第二浅沟槽之后，可以在第一浅沟槽中形成第一浅沟槽隔离结构31，并在第二浅沟槽中形成第二浅沟槽隔离结构32。沿xy面，鳍式结构20对应第一区域n1和第三区域n2的部分被贴合地遮盖，鳍式结构20对应第二区域p的部分被缝隙320暴露出来。其中，缝隙320可以是在形成第二浅沟槽隔离结构32之后形成的。第一浅沟槽隔离结构31和第二浅沟槽隔离结构32的材料可以包括氧化物，例如氧化硅，使得鳍式结构20与第一半导体层1的其余部分电性隔离。
94.在本公开的一些实施方式中，如图8所示，第一半导体层1上可形成三个鳍式结构20，且三个鳍式结构20沿y方向排列。应当理解的是，第一半导体层1上设置的鳍式结构20的数量可以根据需求而定，排列方式也可调整。不同的鳍式结构20的第一方向可以不平行。在本实施方式中x方向即第一方向，然而可知的是x方向并不是对本公开的鳍式结构20方向的限定。
95.在本公开的一些实施方式中，在栅极区形成栅极结构的过程中，可通过例如图8所示的缝隙320将鳍式结构20中牺牲部211位于栅极区的部分去除，而留下位于第一有源区/
第二有源区的有源牺牲部。沟道部221仍可保持整体的形态。图9是图8中a-a处的截面图。通过缝隙320去除牺牲部211位于栅极区的部分后形成了间隔空间211-0，从而使得沟道部221位于栅极区的部分暴露出了较多的表面。图10是图8中b-b处的截面图，其中示出了形成有源牺牲部211-1后的半导体结构。可见在相邻的两个沟道部221之间以及沟道部221与第一半导体层1之间形成了间隔空间211-0。间隔空间211-0位于第二区域p也即属于鳍式结构20的栅极区。
96.应当理解的是，图9中以鳍式结构20可包括三个沟道部221为例进行示例性说明，在未背离本技术教导的情况下，鳍式结构20也可设置为包括其他数量的沟道部221。其中，沟道部221在z方向的尺寸可以根据需要而设计，间隔空间221-0的尺寸即之前牺牲部211的尺寸也可设计。
97.在一些实施方式中，间隔空间211-0沿z方向的尺寸较大，继而形成栅极结构的步骤还可以包括：在栅极区形成绝缘部23。图11是图10中a处的结构形成绝缘部23之后的放大示意图。如图11所示，绝缘部23遮挡沟道部222在栅极区暴露出的表面。示例性地，可以通过氧化的方式使沟道部221表面形成绝缘部23。
98.应当理解的是，任意相邻的两个沟道部221之间以及沟道部221和第一半导体层的阱区11之间可以仍具有间隔空间211-0，例如图11所示，也可通过绝缘部23填满间隔空间211-0，例如图16，本技术对此不作限制。
99.由于绝缘部23的填充形式不同，最终形成的鳍式场效应晶体管的结构可能不同。为例便于理解，以下结合绝缘部23的填充形式，对形成鳍式场效应晶体管的后续过程分别进行示例性说明。
100.下面先对绝缘部23未填满间隔空间211-0，即任意相邻的两个沟道部221之间以及沟道部221和第一半导体层的阱区11之间仍具有间隔空间211-0的情况下，形成鳍式场效应晶体管的后续过程进行示例性说明。
101.一些实施方式中，形成鳍式场效应晶体管的栅极结构4的步骤可以包括：形成位于鳍式结构20的远离第一半导体层1一侧的第一导电部41，并形成沿第二方向位于鳍式结构20两侧中至少一侧的第二导电部42，并形成位于间隔空间的第三导电部43。示例性地，第三导电部43至少位于第一半导体层1和多个沟道部221之间，还可以位于多个沟道部221之间。示例地，图12是根据本公开实施方式的形成第三导电部43后的半导体结构xz面的剖视图，图13是根据本公开实施方式的形成第三导电部43后的半导体结构yz面的剖视图。如图12和图13，栅极结构4位于第二区域p，且在xy面内完全包围每个沟道部221。栅极结构4与沟道部221之间被绝缘部23隔绝。应当理解的是，图12和图13中省略了放大图中的绝缘部23，并不代表其中不具备绝缘部23。
102.在本技术的一些实施方式中，在形成栅极结构4后，在第一有源区和第二有源区分别形成第一有源结构和第二有源结构，以将鳍式结构20加工为鳍式场效应晶体管。示例地，在鳍式结构20的远离第一半导体层1的一侧，在第一区域n1和第三区域n2对鳍式结构20进行第一次离子注入。图14示出了经过第一次离子注入的半导体结构的示意图。原鳍式结构20的位于第一区域n1的结构，即第一有源区变为第一轻掺杂区241；原鳍式结构20位于第三区域n2的结构，即第二有源区变为第二轻掺杂区242。
103.具体而言，在鳍式结构20远离第一半导体层1的一侧，沟道部221位于第一区域n1/
第二区域n2的部分及有源牺牲部211-1经过离子注入变为第一轻掺杂区241/第二轻掺杂区242的组成部分，沟道部221位于第二区域p的部分是第一沟道横柱221-1，第一沟道横柱221-1在x方向的两端连接第一轻掺杂区241和第二轻掺杂区242。多个第一沟道横柱221-1用于构成多层沟道结构。
104.在本技术的一些实施方式中，在形成第一轻掺杂区241和第二轻掺杂区242后，可通过第二次离子注入，在第一轻掺杂区241的一部分形成第一重掺杂区251，并在第二轻掺杂区242的一部分形成第二重掺杂区252。图15示出了经过第二次离子注入得到的半导体结构的示意图。如图15所示，原第一轻掺杂区241/第二轻掺杂区242未变成第一重掺杂区251/第二重掺杂区252的部分在后文仍被称作第一轻掺杂区241/第二轻掺杂区242。第一重掺杂区251、第一轻掺杂区241、多层沟道结构、第二轻掺杂区242及第二重掺杂区252可用于构成鳍式场效应晶体管。
105.可选择的，在进行第二次离子注入时可利用掩模控制注入的区域，继而第一重掺杂区251与位于第二区域p的多层沟道结构和栅极结构4被第一轻掺杂区241间隔，第二重掺杂区252与位于第二区域p的多层沟道结构和栅极结构4被第二轻掺杂区242间隔。
106.作为一种选择，第一重掺杂区251及第二重掺杂区252分别与栅极结构4间隔0.5～1μm。
107.示例性地，第一重掺杂区251与第一漂移区121在z方向被第一轻掺杂区241间隔，第二重掺杂区252与第二漂移区122被第二轻掺杂区242间隔。第一重掺杂区251和第一轻掺杂区241可用于构成第一有源结构，第一有源结构位于第一漂移区121上。第二重掺杂区252和第二轻掺杂区242可用于构成第二有源结构，第二有源结构位于第二漂移区122上。
108.图15所示的半导体结构在用于电路时，第一重掺杂区251、第二重掺杂区252和栅极结构4分别连接到电路。第一重掺杂区251和第二重掺杂区252可分别用作源极和漏极。栅极结构4可受控地向多层沟道结构中的每个第一沟道横柱221-1隔着绝缘部23施加电压，以使第一沟道横柱221-1在电压作用下形成沟道，从而使第一重掺杂区251经过第一轻掺杂区241、多层沟道结构及第二轻掺杂区242电连接至第二重掺杂区252。
109.鳍式场效应晶体管的实际结构可根据实际需求而调整。例如在另一些实施方式中，相邻两个第一沟道横柱221-1的距离较近，或者第一沟道横柱221-1在z方向的尺寸较薄，则制造工艺可以调整。
110.上面对绝缘部23未填满间隔空间211-0的情况下，形成鳍式场效应晶体管的后续过程的示例性说明，下面对绝缘部23填满间隔空间211-0的情况下，形成鳍式场效应晶体管的后续过程进行示例性说明。
111.图16示出了绝缘部23填满间隔空间211-0后的半导体结构在xz面的剖视图，其前序加工工艺可参考图3至图10及前文示出的工艺步骤。但在形成绝缘部23时，可通过沉积的方式先形成第一氧化部23-1。第一氧化部23-1可将间隔空间211-0填满，即相邻两个沟道部221之间及沟道部221和第一衬底1之间被第一氧化部23-1填满。
112.之后还可以通过氧化的方式在最上层的沟道部221的顶面形成第二氧化部23-2。图17示出了图16的半导体结构经过氧化后的结构示意图。如图17所示，最上层的沟道部221位于第二区域p的部分形成有第二氧化部23-2，而最上层的沟道部221位于第一区域n1/第三区域n2的部分可因受到保护而未被氧化。
113.图18是图16的半导体结构经过氧化后在yz面内的结构示意图。绝缘部23遮挡沟道部221在栅极区暴露出的表面。第二浅沟槽隔离结构32与沟道部221之间还存留有缝隙320。
114.形成栅极结构的步骤还包括：形成位于鳍式结构20远离第一衬底1一侧的第一导电部41，并形成沿第二方向(y方向)位于鳍式结构20两侧中至少一侧的第二导电部42。图19示出了形成栅极结构后的半导体结构示意图。如图19所示，虽然多个沟道部221整体被栅极结构4在y方向及z方向的上方包围，但是沟道部221之间相对的面没有接近栅极结构4。图20示出了图19的半导体结构在xz面的结构示意图。后续在电路中使用时，栅极结构4施加的电压主要作用在最上层沟道部221的远离第一衬底1的部分以及各沟道部221在y方向的两端部。
115.然后鳍式结构20可接着被加工为鳍式场效应晶体管。具体地，在第一区域n1和第三区域n2对鳍式结构20进行第一次离子注入。图21示出了经过第一次离子注入的半导体结构的示意图。原鳍式结构20的位于第一区域n1的结构，即第一有源区变为第一轻掺杂区241；原鳍式结构20位于第三区域n2的结构，即第二有源区变为第二轻掺杂区242。
116.具体而言，沟道部221位于第一区域n1/第二区域n2的部分及有源牺牲部211-1经过离子注入变为第一轻掺杂区241/第二轻掺杂区242的组成部分，沟道部221位于第二区域p的部分是第一沟道横柱221-1，第一沟道横柱221-1在x方向的两端连接第一轻掺杂区241和第二轻掺杂区242。多个第一沟道横柱221-1用于构成多层沟道结构。
117.继而可通过第二次离子注入，在第一轻掺杂区241的一部分形成第一重掺杂区251，并在第二轻掺杂区242的一部分形成第二重掺杂区252。图22示出了经过第二次离子注入得到的半导体结构的示意图。如图22所示，原第一轻掺杂区241/第二轻掺杂区242未变成第一重掺杂区251/第二重掺杂区252的部分在后文仍被称作第一轻掺杂区241/第二轻掺杂区242。第一重掺杂区251、第一轻掺杂区241、多层沟道结构、第二轻掺杂区242及第二重掺杂区252可用于构成鳍式场效应晶体管。
118.可选择的，在进行第二次离子注入时可利用掩模控制注入的区域，继而第一重掺杂区251与位于第二区域p的多层沟道结构和栅极结构4被第一轻掺杂区241间隔，第二重掺杂区252与位于第二区域p的多层沟道结构和栅极结构4被第二轻掺杂区242间隔。作为一种选择，第一重掺杂区251及第二重掺杂区252分别与栅极结构4间隔0.5～1μm。
119.示例性地，第一重掺杂区251与第一漂移区121在z方向被第一轻掺杂区241间隔，第二重掺杂区252与第二漂移区122被第二轻掺杂区242间隔。第一重掺杂区251和第一轻掺杂区241可用于构成第一有源结构，第一有源结构位于第一漂移区121上。第二重掺杂区252和第二轻掺杂区242可用于构成第二有源结构，第二有源结构位于第二漂移区122上。
120.在本技术的一些实施方式中，在图15和图22所示的半导体结构中，第一有源结构和第二有源结构中的至少一者包括沿远离第一半导体层的方向交替堆叠的第一掺杂层和第二掺杂层。
121.作为一个示例，第一轻掺杂区241和第二轻掺杂区242中的至少一者包括沿远离第一半导体层的方向(例如图15和图22所示的z方向)第一掺杂层和第二掺杂层。以图15中的第二轻掺杂区242为例，图23示出了图15中a处的放大图，其中，第二轻掺杂区242包括交替堆叠的第一掺杂层242-1和第二掺杂层242-2。示例地，第二掺杂层和至少一层沟道结构一体成型。由于第一掺杂层241-1是图8中留在第一有源区/第二有源区的有源牺牲部经过第
一次离子注入后形成的，第二掺杂层242-2是图8中留在第一有源区/第二有源区的沟道部221经过第一次离子注入后形成的，而第一有源区的沟道部、栅极区的沟道部和第二有源区的沟道部是一体成型的，因此，沟道部形成的第二掺杂层242-2和沟道结构一体成型。
122.在本技术的一些实施方式中，第一重掺杂区251和第二重掺杂区252中的至少一者包括沿远离第一半导体层1的方向(例如图15所示的z方向)交替堆叠的第三掺杂层和第四掺杂层。以第二重掺杂区252为例，图23示出了图15中a处的放大图，其中，第二重掺杂区252包括交替堆叠的第三掺杂层252-1和第四掺杂层252-2。示例地，第四掺杂层和至少一层沟道结构一体成型。由于第三掺杂层252-1是图8中留在第一有源区/第二有源区的有源牺牲部经过第二次离子注入后形成的，第四掺杂层252-2是图8中留在第一有源区/第二有源区的沟道部221经过第二次离子注入后形成的，而第一有源区的沟道部、栅极区的沟道部和第二有源区的沟道部是一体成型的，因此，沟道部形成的第四掺杂层252-2和沟道结构一体成型。
123.在本技术的一些实施方式中，图22所示的半导体结构中鳍式场效应晶体管可用作低压器件，而图15所示的半导体结构中鳍式场效应晶体管在用于电路时，可用作高压器件。
124.可选择的，在图22所示的半导体结构中鳍式场效应晶体管用作低压器件的情况下，沿远离第一半导体层的方向(例如图15所示的z方向)，第一掺杂层的厚度在10～50nm以内，第二掺杂层的厚度在10～50nm以内。
125.可选择的，在图15所示的半导体结构中鳍式场效应晶体管用作低压器件的情况下，沿远离第一半导体层的方向(例如图15所示的z方向)，第一掺杂层242-1的厚度在100～200nm以内，第二掺杂层242-2的厚度在100～200nm以内。由于鳍式场效应晶体管中多个沟道结构并联，将外围电路中的高压器件制造为鳍式场效应晶体管，可极大的减少器件占用的面积。
126.在一些实施方式中，在第一半导体层1上除了形成鳍式场效应晶体管还形成第一平面晶体管5。图24示出了形成有鳍式场效应晶体管和第一平面晶体管的半导体结构的示意图。鳍式场效应晶体管可用作为高压器件(hv)、低压器件(lv)及超低压器件(llv)中的至少一种，第一平面晶体管5也可为高压器件、低压器件及超低压器件中的至少一种。示例性地，鳍式场效应晶体管可用作为高压器件，第一平面晶体管5可用作低压器件。示例性地，鳍式场效应晶体管可用作为低压器件，第一平面晶体管5可用作高压器件。
127.在一些实施方式中，结合在第一半导体层1形成鳍式场效应晶体管的步骤，形成第一平面晶体管5的步骤包括下述步骤。
128.在叠层结构2形成沿靠近第一半导体层1方向延伸且相对设置的两个第三浅沟槽隔离结构以分割出平面结构。在远离第一半导体层1的方向(例如x方向)的垂面内，平面结构包括第三有源区、沟道区和第四有源区。叠层结构2的最外层为沟道层22(参见图6)，从而使沟道区的顶端为原沟道层22的一部分。图24中右侧的第三浅沟槽隔离结构33也作为第一浅沟槽隔离结构使用。
129.在去除牺牲部211的位于栅极区中的部分的步骤之前，覆盖平面结构并暴露鳍式结构20。示例性地，可以利用氮化物覆盖平面结构。然后在去除牺牲部211的位于栅极区中的部分的步骤之后暴露出平面结构。之后可在平面结构上形成平面绝缘部53，然后在平面绝缘部53上形成第四导电部54。
130.在形成平面绝缘部53及形成第四导电部54时，可利用掩模覆盖第三有源区和第四有源区。然后可去掉掩模并在第三有源区形成第三有源结构，还可同步在第四有源区形成第四有源结构。形成第三有源结构及形成第四有源结构的步骤可包括：在平面结构远离第一半导体层1的一侧，通过第一次离子注入在第三有源区形成第三轻掺杂区511，并在第四有源区形成第四轻掺杂区512；然后通过第二次离子注入，在第三轻掺杂区511形成第三重掺杂区521，并在第四轻掺杂区512形成第四重掺杂区522。
131.如图24所示，第三重掺杂区521与沟道区被第三轻掺杂区511隔开，第四重掺杂区522与沟道区被第四轻掺杂区512间隔开。在第一半导体层1上的第三重掺杂区521、第三轻掺杂区511、沟道区、第四轻掺杂区512及第四重掺杂区522可用于构成第一平面晶体管。沟道区的顶端为原沟道层22的一部分，即第二沟道横柱，第二沟道横柱与间隔部交替堆叠设置，间隔部为原牺牲层21的一部分。
132.图25示出一种三维存储器的结构示意图。示例性地，本技术提供过的制造三维存储器的方法可以形成图25所示的三维存储器。该三维存储器的外围晶圆6和存储晶圆7可以分别制造。
133.形成外围晶圆6的步骤可包括前述在第一半导体层1上形成鳍式场效应晶体管的步骤，还可包括在第一半导体层1上形成第一平面晶体管的步骤，还可在第一半导体层上形成第二平面晶体管8。示例性地，第二平面晶体管8可以是n型mos管或p型mos管。在一些实施方式中，第二平面晶体管可用作高压器件，鳍式场效应晶体管为低压器件。应当理解的，本公开提供的各种晶体管在电路中的作用并不限于此。
134.形成外围晶圆6的步骤还包括：形成覆盖鳍式场效应晶体管的介电层61，然后形成贯穿介电层61而电连接至鳍式场效应晶体管的多个导电通道62。导电通道62可以对应地连接到栅极结构4、第一重掺杂区251、第二重掺杂区252以及第二平面晶体管8的源极、漏极或栅极。
135.然后可形成与导电通道62电连接的第一互连层63，还形成与第一互连层63电连接的第一键合层64。第一键合层64可位于第一互连层63远离第一半导体层1的一侧。
136.形成存储晶圆7的步骤可包括：在第二半导体层71的一侧形成三维存储结构72。其中，第二半导体层71可以是第二衬底，第二衬底的材料可包括单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(silicon on insulator；soi)、绝缘体上锗(germanium on insulator；goi)、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。
137.示例性地，形成存储晶圆7的步骤还包括：在三维存储结构72远离第二半导体层71的一侧形成第二互连层73，然后在第二互连层73远离三维存储结构72的一侧形成第二键合层74。
138.如图25所示，第一键合层64和第二键合层74键合连接后，鳍式场效应晶体管通过第一互连层63、第一键合层64、第二键合层74及第二互连层73电连接于三维存储结构72。
139.图26是又一种三维存储器的结构示意图。图26中，外围晶圆6的第一半导体层1处可以设置高压器件及低压器件，高压器件是鳍式场效应晶体管，低压器件也是鳍式场效应晶体管。本公开提供的三维存储器中的鳍式场效应晶体管能够适应外围电路的复杂的使用环境要求，同时体积较小，提高了外围晶圆6的使用效率，减小第一半导体层1的尺寸继而减
小外围晶圆6的尺寸。
140.参考图15及图22至图26，本公开实施方式提供三维存储器，该三维存储器包括：第一半导体层1、鳍式场效应晶体管、第一键合层64、第二键合层74、第二半导体层71及三维存储结构72。
141.示例性地，第一半导体层1、鳍式场效应晶体管及第一键合层64可被制备于外围晶圆6。鳍式场效应晶体管设置于第一半导体层1并包括：第一有源结构、第二有源结构、连接第一有源结构与第二有源结构的多层沟道结构以及位于第一有源结构和第二有源结构之间的栅极结构4。其中，第一有源结构和第二有源结构中的至少一者包括沿远离第一半导体层1的方向交替堆叠的第一掺杂层和第二掺杂层。第一键合层64设置于鳍式场效应晶体管的远离第一半导体层1的一侧。第一键合层64与鳍式场效应晶体管电连接。
142.示例性地，第二半导体层71、第二键合层74及三维存储结构72可被制备于存储晶圆7。第二键合层74位于第二半导体层71的靠近第一键合层64的一侧，并与第一键合层64键合连接。三维存储结构72设置于第二键合层74远离第一键合层64的一侧。示例性地，第二半导体层71设置于三维存储结构72远离第二键合层74的一侧。对于另一些实施方式的存储晶圆，第二半导体层71可以设置在第二键合层74和三维存储结构72之间。
143.应当理解的是，在未背离本技术教导的情况下，三维存储器中的第二半导体层71可以是用于制备三维存储结构72的第二衬底，也可以是在完成三维存储结构72的部分或全部工艺后，去除第二衬底，并通过多晶硅等半导体材料在三维存储结构72的一侧形成的半导体层，本技术对此不作限制。
144.示例性地，第一有源结构和第二有源结构都用于与导电通道62电连接。第一有源结构和第二有源结构可沿平行于第一半导体层的第一方向相对地设置在多层沟道结构两侧。多层沟道结构受栅极结构4的控制，可使第一有源结构与第二有源结构电连接。示例性地，第一有源结构包括第一轻掺杂区241和第一重掺杂区251，第一重掺杂区251与多层沟道结构被第一轻掺杂区241间隔；第二有源结构包括第二轻掺杂区242和第二重掺杂区252，第二重掺杂区252与多层沟道结构被第二轻掺杂区242间隔。
145.作为一种选择，第一重掺杂区251及第二重掺杂区252分别与位于第二区域p的多层沟道结构和栅极结构4间隔0.5～1μm。
146.在一些实施方式中，第一轻掺杂区和第二轻掺杂区中的至少一者包括第一掺杂层和第二掺杂层。以图15中的第二轻掺杂区242为例，图23示出了图15中a处的放大图，其中，第二轻掺杂区242包括交替堆叠的第一掺杂层242-1和第二掺杂层242-2。
147.可选择的，第一重掺杂区251和第二重掺杂区252中的至少一者包括沿远离第一半导体层1的方向(例如图15所示的z方向)交替堆叠的第三掺杂层和第四掺杂层。以第二重掺杂区252为例，图23示出了图15中a处的放大图，其中，第二重掺杂区252包括交替堆叠的第三掺杂层252-1和第四掺杂层252-2。
148.在本技术的一些实施方式中，图22所示的半导体结构中鳍式场效应晶体管可用作低压器件，而图15所示的半导体结构中鳍式场效应晶体管在用于电路时，可用作高压器件。
149.可选择的，在图22所示的半导体结构中鳍式场效应晶体管用作低压器件的情况下，沿远离第一半导体层的方向(例如图15所示的z方向)，第一掺杂层的厚度在10～50nm以内，第二掺杂层的厚度在10～50nm以内。
150.可选择的，在图15所示的半导体结构中鳍式场效应晶体管用作低压器件的情况下，沿远离第一半导体层的方向(例如图15所示的z方向)，第一掺杂层242-1的厚度在100～200nm以内，第二掺杂层242-2的厚度在100～200nm以内。由于鳍式场效应晶体管中多个沟道结构并联，将外围电路中的高压器件制造为鳍式场效应晶体管，可极大的减少器件占用的面积。
151.在一些实施方式中，参见图14和图21，鳍式场效应晶体管的多层沟道结构可包括间隔开的多个第一沟道横柱221-1。每个第一沟道横柱221-1都使第一有源结构与第二有源结构电连接。
152.在一些实施方式中，栅极结构4在yz截面包围第一沟道横柱221-1。栅极结构4与第一沟道横柱221-1之间被绝缘部电性隔绝。示例地，参见图13和图14，栅极结构4可以包括：第一导电部41、第二导电部42和第三导电部43。第一导电部41位于多层沟道结构的远离第一半导体层1的一侧。沿平行于第一半导体层且垂直于第一方向的第二方向，第二导电部42设置在多层沟道结构两侧中至少一侧。第三导电部43位于相邻两个沟道横柱之间。第三导电部43通过第二导电部42而与第一导电部41电连接。三个导电部配合，可用于在通电时向第一沟道横柱221-1施加电场。
153.在另一些实施方式中，栅极结构4在yz截面半包围第一沟道横柱221-1。示例地，参见图19和图20，鳍式场效应晶体管的第一沟道横柱221-1尺寸较薄或间隔空间较狭窄，栅极结构4可以包括：第一导电部41和第二导电部42。第一导电部41位于多层沟道结构上。第二导电部42设置在多层沟道结构两侧中至少一侧。相邻两个沟道横柱之间被绝缘部填满。
154.在一些实施方式中，三维存储器还包括第一平面晶体管。参见图24，第一平面晶体管包括：第三有源结构、第四有源结构以及沟道区。沟道区连接第三有源结构与第四有源结构，并包括交替堆叠的第二沟道横柱和间隔部。沟道区远离第一半导体层的一端为第二沟道横柱。三维存储器还包括第四导电部54，第四导电部54设置在沟道区远离第一半导体层的一侧，并与沟道区通过平面绝缘部53而电隔绝。
155.在一些实施方式中，三维存储器还包括第二平面晶体管，第二平面晶体管可以是n型mos管或p型mos管。
156.示例性地，三维存储器的外围电路中各器件根据承受电压的区别可分为高压器件、低压器件和超低压器件。可将高压器件设置为第二平面晶体管和/或包括多层沟道的第一平面晶体管，将低压器件和超低压器件设置为鳍式场效应晶体管。示例性地，可将高压器件、低压器件和超低压器件都设置为鳍式场效应晶体管。
157.本公开中外围晶圆6和存储晶圆7分开制造，使得存储晶圆7的工艺几乎不会影响到外围晶圆6的制造，使得外围晶圆6的工艺有更大的自由度，使得外围晶圆6的整体工艺能够实现鳍式场效应晶体管的。
158.如图27所示，本公开还提供一种存储系统8，包括至少一个三维存储器81、控制器82和连接器83。连接器83用于将该存储系统8与外部设备耦合。
159.本公开提供的一种三维存储器81，外围晶圆中设置的外围电路可例如包括：页缓冲器/感测放大器、列解码器/位线(bl)驱动器、行解码器/字线(wl)驱动器、电压发生器、控制逻辑单元、寄存器、接口和数据总线。
160.示例性地，控制器82和至少一个三维存储器81可以被集成到存储卡中。存储卡可
以包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro、emmc)、sd卡(sd、minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。示例性地，控制器62和至少一个三维存储器81可以被集成到固态驱动(ssd)中。
161.本公开提供的三维存储器或存储系统比较容易制造，三维存储器体积小、存储密度高。存储系统的工作性能比较稳定。
162.以上描述仅为本公开的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。