半导体封装的制作方法

半导体封装
1.相关申请的交叉引用
2.本技术要求于2021年7月29日在韩国知识产权局递交的韩国专利申请no.10-2021-0099837的优先权，其公开内容由此通过引用全部并入。
技术领域
3.本发明构思涉及半导体封装及其制造方法。


背景技术：

4.最近在电子产品市场中对便携式设备的需求已经不断增长，因此需要持续不断地减小安装在便携式设备上的电子部件的尺寸和重量。特别是对性能优异的存储器件存在持续增长的需求，并且需要实现高带宽或高处理能力。
5.为了实现电子部件的尺寸和重量的减小，需要用于将许多单独的器件集成到单个封装的技术以及用于减小安装部件自身的尺寸的技术。特别地，在高频信号下操作的半导体封装需要具有紧凑性和优异的电气特性。
6.通常，可以将tsv工艺、倒装芯片工艺和导线接合工艺用于在封装衬底上堆叠多个存储器芯片。然而，可能存在tsv工艺复杂且过于昂贵的问题。


技术实现要素：

7.本发明构思的一些示例实施例提供了一种具有改善的结构稳定性的半导体封装。
8.本发明构思的一些示例实施例提供了一种具有提高的电气性质的半导体封装。
9.本发明构思的一些示例实施例提供了一种尺寸紧凑的半导体封装。
10.本发明构思的一些示例实施例提供了一种具有堆叠在封装衬底上的存储器芯片的半导体封装，其中相对于与tsv工艺相关联的复杂度和成本，存储器芯片可以如此堆叠以具有降低的复杂度和成本。
11.本发明构思的一些示例实施例提供了一种制造根据任一示例实施例的半导体封装的方法。这种方法可以解决工艺复杂度以在封装衬底上堆叠多个存储器芯片，并且可以提供具有堆叠在封装衬底上的存储器芯片的半导体封装，其相对于与tsv工艺相关联的复杂度和成本具有降低的复杂度和成本。
12.根据本发明构思的一些示例实施例，一种半导体封装，可以包括：第一半导体芯片，位于封装衬底上；第二半导体芯片，位于所述第一半导体芯片上，所述第二半导体芯片在所述第二半导体芯片的底表面上具有重分布层；多个凸块下焊盘，位于所述重分布层的底表面上；多个第一焊接部，靠近所述第一半导体芯片，所述第一焊接部将所述凸块下焊盘中的多个第一焊盘连接到所述封装衬底的多个衬底焊盘；以及模塑层，位于所述封装衬底上，所述模塑层覆盖所述第一半导体芯片、所述第二半导体芯片和所述第一焊接部。所述凸块下焊盘中的多个第二焊盘可以与所述第一半导体芯片的顶表面直接接触。所述第一焊盘可以通过所述重分布层连接到所述第二半导体芯片的集成电路。所述第二焊盘可以与所述
第二半导体芯片的所述集成电路绝缘。
13.根据本发明构思的一些示例实施例，一种半导体封装，可以包括：封装衬底；第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片顺序地堆叠在所述封装衬底上；模塑层，位于所述封装衬底上，所述模塑层覆盖所述第一半导体芯片和所述第二半导体芯片；以及多个外部端子，位于所述封装衬底的底表面上。所述第二半导体芯片可以在至少与所述封装衬底的顶表面平行的水平方向上相对于所述第一半导体芯片偏置，以与所述第一半导体芯片的第一侧表面和第二侧表面竖直地重叠。所述第一侧表面和所述第二侧表面可以彼此相邻。所述第一半导体芯片可以通过在所述第一半导体芯片的底表面上的多个第一焊接部安装在所述封装衬底上，使得所述多个第一焊接部位于所述第一半导体芯片与所述封装衬底之间。所述第二半导体芯片可以通过在所述封装衬底上的多个第二焊接部安装在所述封装衬底上，使得所述多个第二焊接部位于所述第二半导体芯片与所述封装衬底之间。所述第二焊接部可以靠近所述第一半导体芯片的所述第一侧表面和所述第二侧表面并且可以与所述第一半导体芯片间隔开。所述第二半导体芯片可以支撑在所述第一半导体芯片的顶表面上。
14.根据本发明构思的一些示例实施例，一种半导体封装，可以包括：衬底；第一半导体芯片，所述第一半导体芯片以倒装芯片方式安装在所述衬底上；第二半导体芯片，位于所述第一半导体芯片上并且在至少与所述衬底的顶表面平行的水平方向上相对于所述第一半导体芯片水平地偏置；重分布层，位于所述第二半导体芯片的底表面上并且连接到所述第二半导体芯片的集成电路；虚设焊盘，位于所述第一半导体芯片与所述第二半导体芯片之间并且位于所述重分布层的底表面上；信号焊盘，位于所述第一半导体芯片的一侧并且位于所述重分布层的底表面上；连接端子，位于所述第一半导体芯片的所述一侧并且位于所述衬底与所述第二半导体芯片之间；以及模塑层，位于所述衬底上并且覆盖所述第一半导体芯片和所述第二半导体芯片，所述模塑层填充所述衬底与所述第一半导体芯片之间的空间以及所述衬底与所述第二半导体芯片之间的空间。所述连接端子可以将所述信号焊盘直接连接到所述衬底的衬底焊盘。
附图说明
15.图1示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。
16.图2和图3示出了表示图1的部分a的放大截面图。
17.图4示出了表示通过第二半导体芯片的重分布层的重分布的平面图。
18.图5示出了表示第一半导体芯片和第二半导体芯片的布置的平面图。
19.图6示出了表示通过第二半导体芯片的重分布层的重分布的平面图。
20.图7、图8和图9示出了表示第一半导体芯片和第二半导体芯片的布置的平面图。
21.图10示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。
22.图11和图12示出了表示过孔的布置的平面图。
23.图13、图14和图15示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。
24.图16、图17、图18、图19、图20、图21和图22示出了表示根据本发明构思的一些示例实施例的制造半导体封装的方法的截面图。
具体实施方式
25.现在将在下面参考附图描述根据本发明构思的半导体封装。
26.在图1至图22的描述中，将相同的附图标记用于基本上相同的组件，并将省略对应组件的重复描述。此外，在本发明构思的各个附图中将类似的附图标记用于类似的组件。
27.将理解，当提及诸如层、膜、区域或衬底之类的要素在另一要素“上”时，该要素可以直接在该另一要素上，或者也可以存在中间要素。相反，当提及要素“直接在另一要素上”时，不存在中间要素。还将理解，当提及一个要素在另一要素“上”时，该要素可以在该另一要素上方或下方或附近(例如水平地靠近)。
28.将理解的是，可以被称为相对于其他要素和/或其性质(例如，结构、表面、方向等)“垂直”、“平行”、“共面”等的要素和/或其性质(例如，结构、表面、方向等)可以是分别相对于该其他要素和/或其性质“垂直”、“平行”、“共面”等，或者可以是“基本上垂直”、“基本上平行”、“基本上共面”。
29.相对于其他要素和/或其性质“基本上垂直”的要素和/或其性质(例如，结构、表面、方向等)将被理解为：在制造公差和/或材料公差之内相对于其他要素和/或其性质“垂直”，和/或相对于其他要素和/或其性质的量值和/或角度与“垂直”的偏差等于或小于10％(例如，
±
10％的公差)等。
30.相对于其他要素和/或其性质“基本上平行”的要素和/或其性质(例如，结构、表面、方向等)将被理解为：在制造公差和/或材料公差之内相对于其他要素和/或其性质“平行”，和/或相对于其他要素和/或其性质的量值和/或角度与“平行”的偏差等于或小于10％(例如，
±
10％的公差)等。
31.相对于其他要素和/或其性质“基本上共面”的要素和/或其性质(例如，结构、表面、方向等)将被理解为：在制造公差和/或材料公差之内相对于其他要素和/或其性质“共面”，和/或相对于其他要素和/或其性质的量值和/或角度与“共面”的偏差等于或小于10％(例如，
±
10％的公差)等。
32.将理解的是，要素和/或其性质可以在本文中被描述为与其他要素“相同”或“相等”，并且还将理解的是，在本文中被描述为与其他要素“等同”、“相同”或“相等”的要素和/或其性质可以与其他要素和/或其性质“等同”、“相同”或“相等”、或者“基本上等同”、“基本上相同”或“基本上相等”。与其他要素和/或其性质“基本上等同”、“基本上相同”或“基本上相等”的要素和/或其性质将被理解为包括：在制造公差和/或材料公差之内与其他要素和/或其性质等同、相同或相等的要素和/或其性质。与其他要素和/或其性质等同或基本上等同和/或相同或基本上相同的要素和/或其性质可以是结构上相同或基本上相同、功能上相同或基本上相同、和/或组成上相同或基本上相同。
33.将理解的是，在本文中被描述为“基本上”相同和/或等同的要素和/或其性质包括量值上具有等于或小于10％的相对差异的要素和/或其性质。此外，无论要素和/或其性质是否被“基本上”修饰，都将理解的是，这些要素和/或其性质应被解释为包括所叙述要素和/或其性质附近的制造或操作公差(例如，
±
10％)。
34.当在本说明书中结合数值使用术语“约”或“基本上”时，其意指的是相关联的数值包括所叙述数值附近的
±
10％的公差。当指定范围时，范围包括其间的所有值，例如0.1％的增量。
35.图1示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。图2和图3示出了表示图1的部分a的放大截面图。图4示出了表示通过第二半导体芯片的重分布层的重分布的平面图。图5示出了表示第一半导体芯片和第二半导体芯片的布置的平面图。
36.参考图1和图2，可以设置封装衬底100。封装衬底100可以是重分布衬底。例如，封装衬底100可以包括彼此堆叠的一个或多个衬底布线层。衬底布线层中的每一个可以包括衬底电介质层110和衬底电介质层110中的衬底布线图案120。一个衬底布线层的衬底布线图案120可以电连接到相邻的衬底布线层的衬底布线图案120。
37.衬底电介质层110可以包括电介质聚合物或可光成像电介质(pid)聚合物。例如，可光成像电介质聚合物可以包括光敏聚酰亚胺、聚苯并恶唑(pbo)、酚醛聚合物和苯并环丁烯聚合物中的一种或多种。
38.衬底布线图案120可以设置在衬底电介质层110中。衬底布线图案120可以在衬底电介质层110中水平地延伸。例如，衬底布线图案120可以是衬底布线层的焊盘部和线路部之一。在这些情况下，衬底布线图案120可以是封装衬底100中用于水平重分布的组件。衬底布线图案120可以设置在衬底电介质层110的上部。衬底布线图案120可以具有在衬底电介质层110的顶表面上暴露的顶表面。设置在最高的衬底布线层处的衬底布线图案120可以用作耦接到将在下面讨论的第一半导体芯片200和第一连接端子380之一的衬底焊盘。衬底布线图案120可以包括导电材料。例如，衬底布线图案120可以包括金属，例如铜(cu)。
39.衬底布线图案120可以具有突出到其底表面上的过孔。过孔可以是用于相邻的衬底布线层的衬底布线图案120之间的竖直连接的组件。在一些示例实施例中，过孔可以是用于外部焊盘130与最低的衬底布线层的衬底布线图案120之间的连接的组件。例如，过孔可以从衬底布线图案120的底表面耦接到下方另一衬底布线层的衬底布线图案120的顶表面。在一些示例实施例中，过孔可以通过最低的衬底电介质层110从衬底布线图案120的底表面耦接到外部焊盘130的顶表面。
40.可以在最低的衬底布线层的底表面上设置多个外部焊盘130。外部焊盘130可以电连接到衬底布线图案120。外部焊盘130可以用作耦接到将在下面讨论的多个外部端子150的焊盘。
41.可以设置衬底保护层140。衬底保护层140可以覆盖最低的衬底布线层的底表面并且暴露外部焊盘130。外部焊盘130可以在其暴露的底表面上设置有外部端子150。外部端子150可以包括焊球或焊块。
42.封装衬底100可以如上所述地配置。然而，本发明构思不限于此。封装衬底100可以是印刷电路板(pcb)。例如，封装衬底100可以具有核心部分层和用于核心部分层的顶部和底部上的线路之间的连接的外围部分。
43.第一半导体芯片200可以设置在封装衬底100上。第一半导体芯片200可以具有前表面和后表面。在下面的描述中，前表面可以定义为指代在形成有半导体芯片的集成元件的有源表面侧的表面，并且后表面可以定义为指代与前表面相对的另一表面。例如，第一半导体芯片200可以包括设置在第一半导体芯片200的前表面上的第一芯片焊盘216。第一半导体芯片200可以具有在第一方向d1上彼此相对的第一侧表面200a和第二侧表面200b。在下文中，将第一方向d1和第二方向d2定义为均指示与封装衬底100的顶表面平行的方向，并且将第三方向d3定义为指示与封装衬底100的顶表面垂直的方向。第一侧表面200a可以是
第一半导体芯片200在第一方向d1上的侧表面，并且第二侧表面200b可以是第一半导体芯片200在与第一方向d1相反的方向上的侧表面。第一半导体芯片200可以是存储器芯片，例如动态随机存取存储器(dram)、静态随机存取存储器(sram)、磁随机存取存储器(mram)或闪存。在一些示例实施例中，第一半导体芯片200可以是逻辑芯片、无源器件或任意其他合适的半导体芯片。第一半导体芯片200可以包括半导体材料，例如硅(si)。
44.第一半导体芯片200可以具有其中形成第一半导体芯片200的第一集成电路202的第一基础层201，并且还可以具有在第一基础层201上形成第一集成电路202的一个表面上设置的第一芯片布线层210。第一芯片布线层210可以包括第一芯片电介质图案212、第一芯片电介质图案212中的第一芯片布线图案214、连接到第一芯片布线图案214的第一芯片焊盘216、以及在第一芯片电介质图案212上封装第一芯片布线图案214并暴露第一芯片焊盘216的第一芯片钝化层213。
45.第一芯片电介质图案212可以设置在第一基础层201的底表面上，以覆盖第一集成电路202。第一芯片电介质图案212可以设置为多个(例如，半导体封装可以包括多个第一芯片电介质图案212)，并且多个第一芯片电介质图案212可以彼此堆叠。在这种情况下，第一芯片电介质图案212可以是彼此竖直连接的布线层。第一芯片电介质图案212可以包括氧化硅(sio)、氮化硅(sin)或氮氧化硅(sion)。
46.第一芯片焊盘216可以设置在第一芯片电介质图案212的底表面上。第一芯片焊盘216可以设置在第一半导体芯片200的中部。例如，第一芯片焊盘216可以在第二方向d2上布置在第一半导体芯片200的中部。第一芯片焊盘216可以布置为构成一列或两列或更多列。此外，第一芯片焊盘216可以布置成蜂巢形状或具有沿第一方向d1和第二方向d2的多个行列的网格形状。在一些示例实施例中，第一芯片焊盘216可以以不规则的周期进行布置。例如，第一芯片焊盘216可以设置为不具有特定的规律性。在这种情况下，第一芯片焊盘216可以根据第一半导体芯片200中的布线的集成和/或位置进行不同布置。第一芯片焊盘216可以包括金属材料，例如铝(al)。
47.第一芯片布线图案214可以设置在第一芯片电介质图案212中。第一芯片布线图案214可以在第一芯片电介质图案212中水平地延伸。例如，第一芯片电介质图案212可以是用于第一半导体芯片200中的第一集成电路202的水平重分布的组件。第一芯片电介质图案212可以将第一集成电路202连接到第一芯片焊盘216。图1描绘了将第一芯片布线图案214示出为用于指示第一集成电路202与第一芯片焊盘216之间的连接的任意虚线，但是在本发明构思中，第一芯片布线图案214的形状或电连接不限于图1所示。
48.第一芯片钝化层213可以设置在第一芯片电介质图案212的底表面上。第一芯片钝化层213可以在第一芯片电介质图案212的底表面上覆盖第一芯片焊盘216，并且可以具有暴露第一芯片焊盘216的底表面的一部分的开口。第一芯片钝化层213可以包括光敏聚合物，例如聚酰亚胺。
49.第一半导体芯片200可以以倒装芯片方式安装在封装衬底100上。例如，第一半导体芯片200可以设置为使第一芯片焊盘216面对封装衬底100。在这种情况下，第一半导体芯片200可以设置为使其前表面面对封装衬底100。多个第一芯片端子220可以设置在封装衬底100与第一芯片焊盘216之间。第一芯片端子220可以穿透第一芯片钝化层213并且可以耦接到第一芯片焊盘216。例如，在第一芯片钝化层213的开口中，第一芯片端子220可以耦接
到第一芯片焊盘216。第一半导体芯片200可以通过第一芯片焊盘216、第一芯片端子220和衬底布线图案120连接到封装衬底100。第一芯片端子220可以包括焊球或焊块。
50.第二半导体芯片300可以设置在第一半导体芯片200上。第二半导体芯片300可以设置在第一半导体芯片200的后表面上。第二半导体芯片300和第一半导体芯片200可以设置为偏置堆叠结构。例如，第一半导体芯片200和第二半导体芯片300可以在第一方向d1上倾斜地堆叠，这可以导致上升阶梯形状。例如，第二半导体芯片300的一部分可以与第一半导体芯片200重叠，并且第二半导体芯片300的另一部分可以突出到第一半导体芯片200的某个侧表面上。第二半导体芯片300可以突出到第一半导体芯片200的第一侧表面200a上。例如，当在平面图中查看时，第二半导体芯片300可以堆叠在第一半导体芯片200上，以使第二半导体芯片300可以相对于第一半导体芯片200在第一方向d1上偏移(例如，第二半导体芯片300可以相对于第一半导体芯片200在至少与封装衬底100的顶表面等平行的水平方向(例如第一方向d1)上偏置)，以使第二半导体芯片300可以与第一半导体芯片200的第一侧表面200a竖直地重叠(例如，在第三方向d3上重叠)并且可以不与第一半导体芯片200的第二侧表面200b竖直地重叠。第二半导体芯片300的前表面或底表面可以与封装衬底100的顶表面平行或基本上平行。
51.第二半导体芯片300可以与第一半导体芯片200相同或基本上相同或相似地配置。例如，第二半导体芯片300可以是与第一半导体芯片200相同的类型。例如，第二半导体芯片300可以是存储器芯片，例如动态随机存取存储器(dram)、静态随机存取存储器(sram)、磁随机存取存储器(mram)或闪存。在一些示例实施例中，第二半导体芯片300可以是逻辑芯片、无源器件或任意其他合适的半导体芯片。第二半导体芯片300可以包括半导体材料，例如硅(si)。第二半导体芯片300可以包括其中形成第二半导体芯片300的第二集成电路302的第二基础层301，并且还可以包括在第二基础层301中形成第二集成电路302的一个表面上设置的第二芯片布线层310。第二芯片布线层310可以包括第二芯片电介质图案312、第二芯片电介质图案312中的第二芯片布线图案314、连接到第二芯片布线图案314的第二芯片焊盘316、以及在第二芯片电介质图案312上覆盖第二芯片布线图案314并暴露第二芯片焊盘316的第二芯片钝化层313。
52.在第二基础层301的底表面上，第二芯片电介质图案312可以覆盖第二集成电路302。第二芯片电介质图案312可以设置为多个(例如，半导体封装可以包括多个第二芯片电介质图案312)，并且多个第二芯片电介质图案312可以彼此堆叠。在这种情况下，第二芯片电介质图案312可以是彼此竖直连接的布线层。第二芯片电介质图案312可以包括氧化硅(sio)、氮化硅(sin)或氮氧化硅(sion)。
53.第二芯片焊盘316可以设置在第二芯片电介质图案312的底表面上。第二芯片焊盘316可以设置在第二半导体芯片300的中部。例如，如图4所示，第二芯片焊盘316可以在第二方向d2上布置在第二半导体芯片300的中部。图4描绘了第二芯片焊盘316沿第二方向d2构成三列，但是本发明构思不限于此。第二芯片焊盘316可以布置为构成一列、两列或四列或更多列。此外，第二芯片焊盘316可以布置成蜂巢形状或具有沿第一方向d1和第二方向d2的多个行列的网格形状。在一些示例实施例中，第二芯片焊盘316可以以不规则的周期进行布置。例如，第二芯片焊盘316可以设置为不具有特定的规律性。在这种情况下，第二芯片焊盘316可以根据第二半导体芯片300中的线路的集成和/或位置进行不同布置。第二芯片焊盘
316可以包括金属材料，例如铝(al)。
54.第二芯片布线图案314可以设置在第二芯片电介质图案312中。第二芯片布线图案314可以在第二芯片电介质图案312中水平地延伸。例如，第二芯片电介质图案312可以是用于第二半导体芯片300中的第二集成电路302的水平重分布的组件。第二芯片电介质图案312可以将第二集成电路302连接到第二芯片焊盘316。图1描绘了将第二芯片布线图案314示出为用于指示第二集成电路302与第二芯片焊盘316之间的连接的任意虚线，但是在本发明构思中，第二芯片布线图案314的形状或电连接不限于图1所示。
55.第二芯片钝化层313可以设置在第二芯片电介质图案312的底表面上。第二芯片钝化层313可以在第二芯片电介质图案312的底表面上覆盖第二芯片焊盘316，并且可以具有暴露第二芯片焊盘316的底表面的一部分的开口。第二芯片钝化层313可以包括光敏聚合物，例如聚酰亚胺。
56.第二半导体芯片300可以设置为使第二芯片焊盘316面对封装衬底100。在这种情况下，第二半导体芯片300可以设置为使其前表面面对封装衬底100。第二半导体芯片300可以是存储器芯片。在一些示例实施例中，第二半导体芯片300可以是逻辑芯片、无源器件或任意其他合适的半导体芯片。第二半导体芯片300可以包括半导体材料，例如硅(si)。第二半导体芯片300可以具有与第一半导体芯片200的厚度相同的厚度。例如，第二基础层301的顶表面与第二芯片焊盘316的底表面之间的距离可以与第一基础层201的顶表面与第一芯片焊盘216的底表面之间的距离相同。
57.第二半导体芯片300还可以包括设置在第二半导体芯片300的前表面上的第一重分布层350。例如，第一重分布层350可以设置在第二半导体芯片300的底表面上，并且可以覆盖第二基础层301和第二芯片布线层310。第一重分布层350可以包括堆叠在第二半导体芯片300的底表面上的第一电介质图案352、设置在第一电介质图案352中的第一布线图案354、以及暴露在第一重分布层350的底表面上的第一信号焊盘356和第一虚设焊盘358。
58.第一电介质图案352可以覆盖第二芯片布线层310的底表面。第一电介质图案352可以包括彼此堆叠的多个电介质层。第一电介质图案352可以包括电介质材料。例如，第一电介质图案352可以包括电介质聚合物。第一电介质图案352可以包括选自光敏聚酰亚胺、聚苯并恶唑(pbo)、酚醛聚合物和苯并环丁烯聚合物的至少一种。
59.第一信号焊盘356和第一虚设焊盘358可以设置在第一电介质图案352下方。第一信号焊盘356和第一虚设焊盘358可以暴露在第一电介质图案352的底表面上。在这种情况下，第一信号焊盘356和第一虚设焊盘358可以在第一电介质图案352的底表面上延伸或突出到第一电介质图案352的底表面上。例如，第一信号焊盘356和第一虚设焊盘358中的每一个可以具有设置在第一电介质图案352的底表面上的部分，并且还可以具有穿透第一电介质图案352并且在第一电介质图案352中连接到第一布线图案354的另一部分。在一些示例实施例中，第一信号焊盘356和第一虚设焊盘358可以具有与第一电介质图案352的底表面共面的底表面。第一信号焊盘356和第一虚设焊盘358的底表面可以位于距封装衬底100的顶表面相同的高度。第一信号焊盘356和第一虚设焊盘358可以是暴露在第一重分布层350的最低表面上的凸块下焊盘。第一信号焊盘356可以是用于与第二半导体芯片300的第二集成电路302进行外部电信号收发的连接焊盘，并且第一虚设焊盘358可以从第二半导体芯片300的第二集成电路302电浮置。第一信号焊盘356和第一虚设焊盘358可以包括导电材料。
例如，第一信号焊盘356和第一虚设焊盘358可以包括铜(cu)。
60.在本说明书中，术语“高度”可以表示竖直高度和/或在竖直方向(例如第三方向d3)上距参考位置(例如第一半导体芯片200的底表面、第二半导体芯片300的底表面、封装衬底100的顶表面等)的距离。参考位置可以被理解为要素的高度和/或相对高度所“基于”的或是“从”其开始的高度的位置。例如，当在本文中将第一要素描述为处于相对于参考位置在比第二要素高的高度处时，第一要素可以比第二要素在竖直方向(例如第三方向d3)上更远离参考位置。在另一个示例中，当在本文中将第一要素描述为处于相对于参考位置在比第二要素低的高度处时，第一要素可以比第二要素在竖直方向(例如第三方向d3)上更靠近参考位置。在另一个示例中，当在本文中将第一要素描述为处于相对于参考位置在与第二要素相同或基本上相同的高度处时，第一要素可以与第二要素在竖直方向(例如第三方向d3)上同样地远离/靠近参考位置。
61.图4描绘了第二半导体芯片300的底表面，并且为了便于描述，图4还描绘了第二半导体芯片300中的第二芯片焊盘316的位置。
62.参考图1至图4，第二半导体芯片300可以具有第一区域rg1和第二区域rg2。第一区域rg1可以自第二区域rg2沿第一方向d1设置。当在平面图中查看时，第二半导体芯片300的第一区域rg1可以位于第一半导体芯片200的在第一方向d1上的一侧上，并且第二半导体芯片300的第二区域rg2可以位于第一半导体芯片200上。第二半导体芯片300的第一区域rg1可以定义为指代设置了第一信号焊盘356的区域，并且第二半导体芯片300的第二区域rg2可以定义为指代设置了第一虚设焊盘358的区域。
63.第一信号焊盘356可以在第一区域rg1上设置在第二半导体芯片300的前表面上。第一信号焊盘356可以构成在第一区域rg1上沿第一半导体芯片200的第一侧表面200a延伸的至少一列。例如，第一信号焊盘356可以构成在第一区域rg1上沿第二方向d2延伸的至少一列。当在平面图中查看时，每个第一信号焊盘356可以与第一半导体芯片200间隔开(例如隔离而不与其直接接触)。图4描绘了构成三列的第一信号焊盘356，但是本发明构思不限于此。第一信号焊盘356可以构成一列、两列或四列或更多列。由第一信号焊盘356构成的多个列可以在第一方向d1上彼此间隔开。
64.第一虚设焊盘358可以在第二区域rg2上设置在第二半导体芯片300的前表面上。第一虚设焊盘358可以构成在第二区域rg2上沿第二方向d2延伸的至少一列。每个第一虚设焊盘358可以与第一半导体芯片200竖直地重叠(例如，在第三方向d3上与第一半导体芯片200重叠)。图4描绘了构成两列的第一虚设焊盘358，但是本发明构思不限于此。第一虚设焊盘358可以构成一列或三列或更多列。由第一虚设焊盘358构成的多个列可以在第一方向d1上彼此间隔开。图4描绘了第一虚设焊盘358沿第二方向d2布置，但是本发明构思不限于此。第一虚设焊盘358的布置可以基于第一半导体芯片200和第二半导体芯片300的位置和重量进行各种改变。
65.第一布线图案354可以设置在第一电介质图案352内。第一布线图案354可以在穿入第二芯片布线层310的第二芯片钝化层313之后耦接到第二芯片焊盘316，并且可以将第二芯片焊盘316电连接到第一信号焊盘356。第二芯片布线层310和第一布线图案354可以致使第二半导体芯片300的第二集成电路302具有与第一信号焊盘356的电连接。例如，如图4所示，第一重分布层350可以具有设置在其顶表面上的窗口区域wrg。窗口区域wrg可以在第
一重分布层350的中部沿第二方向d2延伸。当在平面图中查看时，窗口区域wrg可以与设置了第二芯片焊盘316的区域相同，并且该区域可以定义为指示在第一重分布层350与第二芯片布线层310之间的界面处使第一布线图案354与第二芯片焊盘316耦接的部分。例如，在窗口区域wrg上，第一布线图案354可以暴露在第一电介质图案352的顶表面或第一重分布层350的顶表面上，并且暴露的第一布线图案354可以与第二芯片焊盘316接触(例如，直接接触)。第一信号焊盘356可以在窗口区域wrg的第一方向d1上的一侧沿第二方向d2布置。在这种情况下，一些第一信号焊盘356可以与窗口区域wrg重叠。图4描绘了第一区域rg1与第二区域rg2之间的边界与窗口区域wrg重叠，但是本发明构思不限于此。此外，图4描绘了将第一布线图案354示出为用于指示第一信号焊盘356与第二芯片焊盘316之间的连接的任意实线。如图2所示，第一布线图案354可以与第一虚设焊盘358电绝缘。例如，第一虚设焊盘358可以设置在第一电介质图案352的底表面上，并且第一电介质图案352可以使第一虚设焊盘358与第一布线图案354分离。第二半导体芯片300的第二集成电路302可以与第一虚设焊盘358电绝缘。因此，例如至少通过第一电介质图案352，第一虚设焊盘358可以与第二半导体芯片300的第二集成电路302绝缘。在一些示例实施例中，如图3所示，第一布线图案354的部分可以连接到第一虚设焊盘358。在这种情况下，第一布线图案354的连接到第一虚设焊盘358的部分可以从第二芯片焊盘316电浮置。因此，基于电浮置，第二半导体芯片300的第二集成电路302可以与第一虚设焊盘358电绝缘。
66.图5大致示出了第二半导体芯片300的底表面，并且为了便于描述，图5还描绘了第一半导体芯片200的位置。在图5中，第二半导体芯片300从底部可见，并且第一半导体芯片200覆盖第二半导体芯片300的底表面的一部分。
67.参考图1至图5，第二半导体芯片300可以以倒装芯片方式安装在封装衬底100上。例如，第一连接端子380(在本文也称为第一焊接部)可以设置在第一信号焊盘356(其可以称为第一重分布层350的底表面上的凸块下焊盘中的多个第一焊盘)与封装衬底100(例如，可以包括封装衬底100的多个衬底焊盘的衬底布线图案120)之间。第一虚设焊盘358可以称为凸块下焊盘中的与第一半导体芯片200的顶表面直接接触的多个第二焊盘。第一信号焊盘356可以通过第一重分布层350连接到第二半导体芯片300的集成电路。第二半导体芯片300可以通过第一信号焊盘356、第一连接端子380和衬底布线图案120连接到封装衬底100。第一连接端子380可以设置在第一半导体芯片200的沿第一方向d1的一侧(例如，与第一半导体芯片200相邻)。例如，第一连接端子380可以设置为与第一半导体芯片200的第一侧表面200a相邻。第一连接端子380可以对应地设置在第一信号焊盘356上。第一连接端子380的布置可以与第一信号焊盘356的布置相符。例如，第一连接端子380可以构成沿第二方向d2延伸的至少一列。第一连接端子380可以耦接到封装衬底100的衬底布线图案120。因此，第二半导体芯片300的第二集成电路302可以通过第一重分布层350、第一信号焊盘356和第一连接端子380电连接到封装衬底100。第一连接端子380可以具有距封装衬底100的高度与第一半导体芯片200的顶表面距封装衬底100的高度相同的顶表面。在一些示例实施例中，第一连接端子380的顶表面距封装衬底100的高度可以与第一半导体芯片200的顶表面距封装衬底100的高度不同。第一连接端子380可以具有第一高度，其是第一芯片端子220的第二高度的约1.5倍至约30倍。例如，第一连接端子380的第一高度的范围可以从约50μm至约300μm，并且第一芯片端子220的第二高度的范围可以从约10μm至约50μm。第一连接端子380可以
包括焊球或焊块。例如，第一连接端子380可以是焊球，每个焊球具有复合结构，该复合结构包括由金属形成的核心部分382(例如，焊接核心部分)和围绕核心部分382的外围部分384(例如，焊接外围部分)。根据一些示例实施例，第一连接端子380可以包括均耦接到封装衬底100的衬底布线图案120的导电柱、竖直过孔和任意其他合适的连接端子中的一种。
68.第二半导体芯片300的第一虚设焊盘358可以与第一半导体芯片200的顶表面接触(例如，直接接触)。例如，第一虚设焊盘358可以设置在第二半导体芯片300的底表面与第一半导体芯片200的顶表面之间。在第一半导体芯片200的顶表面上，第一虚设焊盘358可以支撑第二半导体芯片300。第一虚设焊盘358可以与第一半导体芯片200的顶表面或第一基础层201的顶表面直接接触。
69.根据本发明构思的一些示例实施例，由于第一半导体芯片200和第二半导体芯片300彼此竖直重叠地设置，所以第一半导体芯片200和第二半导体芯片300可以具有减少占用的平面面积，并且可以提供尺寸紧凑的半导体封装。第一重分布层350可以对第二半导体芯片300进行重分布，以使第一信号焊盘356排列在第二半导体芯片300的一侧。因此，半导体封装可以形成为在第二半导体芯片300与第一半导体芯片200之间具有较大重叠面积，并且可以减小平面面积。例如，即使当第一半导体芯片200上设置了其上设置有第二半导体芯片300的第二芯片焊盘316的窗口区域wrg时，第一重分布层350也可以致使第二半导体芯片300的电连接朝着第一半导体芯片200的一侧延伸，并且可以容易地将第二半导体芯片300安装在封装衬底100上。因此，半导体封装的尺寸可以变小。
70.此外，因为通过第一重分布层350对第二半导体芯片300进行重分布，所以可以提高第二半导体芯片300的电连接的自由度。此外，第二半导体芯片300可以直接连接到封装衬底100，因此，第二半导体芯片300与封装衬底100之间的电连接的长度可以减小。相应地，半导体封装的电气性质可以提高。
71.此外，第一虚设焊盘358可以用于在第一半导体芯片200上支撑第二半导体芯片300(例如，使得第二半导体芯片300可以支撑在第一半导体芯片200的顶表面上，以使第二半导体芯片300的结构负荷或重量的至少一部分被配置为至少经由第一半导体芯片200的顶表面而至少转移到第一半导体芯片200)，因此可以提供具有改善的结构稳定性的半导体封装。可以设置第一虚设焊盘358而不考虑第一半导体芯片200的布线连接和/或不考虑第二半导体芯片300的布线连接，并且第一虚设焊盘358的布置可以基于第二半导体芯片300的形状和厚度进行各种改变。因此，第二半导体芯片300可以稳定地支撑在第一半导体芯片200上，并且可以提供具有改善的结构稳定性的半导体封装。
72.返回参考图1至图3，模塑层400可以设置在封装衬底100上。模塑层400可以覆盖封装衬底100。在封装衬底100上，模塑层400可以封装第一连接端子380、第一半导体芯片200和第二半导体芯片300。例如，模塑层400可以覆盖第一半导体芯片200的侧表面和顶表面以及第二半导体芯片300的侧表面和顶表面。与所示出的不同，模塑层400可以暴露第二半导体芯片300的顶表面。在第一半导体芯片200的一侧，模塑层400可以填充封装衬底100与第二半导体芯片300之间的空间。模塑层400可以围绕封装衬底100与第二半导体芯片300之间的第一连接端子380。模塑层400可以接触第一连接端子380的侧表面。模塑层400可以延伸进入第一半导体芯片200与封装衬底100之间的间隙，由此封装第一芯片端子220。模塑层400可以包括电介质聚合物，例如环氧模塑料(emc)。
73.图6示出了表示通过第二半导体芯片的重分布层的重分布的平面图。图7、图8和图9示出了表示第一半导体芯片和第二半导体芯片的布置的平面图。图7至图9大致示出了第二半导体芯片300的底表面，并且为了便于描述，图7至图9还描绘了第一半导体芯片200的位置。在图7至图9中，第二半导体芯片300从底部可见，并且第一半导体芯片200覆盖第二半导体芯片300的底表面的一部分。
74.参考图1至图3以及图6，第二半导体芯片300可以设置在第一半导体芯片200上。第二半导体芯片300可以位于第一半导体芯片200的后表面上。第二半导体芯片300和第一半导体芯片200可以设置为偏置堆叠结构。例如，第一半导体芯片200和第二半导体芯片300可以沿第一方向d1和第二方向d2倾斜地堆叠，这可以导致上升阶梯形状。如图7所示，第二半导体芯片300可以突出超过第一半导体芯片200的第一侧表面200a和第三侧表面200c。第三侧表面200c可以是第一半导体芯片200的在第二方向d2上的侧表面，并且可以是与第一侧表面200a接触(例如，直接接触)的侧表面，且可以理解为与第一侧表面200a相邻。例如，当在平面图中查看时，第二半导体芯片300可以堆叠在第一半导体芯片200上，以使第二半导体芯片300可以相对于第一半导体芯片200在第一方向d1和第二方向d2上偏移。第二半导体芯片300可以与第一半导体芯片200的第一侧表面200a和第三侧表面200c竖直地重叠，以使第二半导体芯片300可以与第一半导体芯片200的相邻的第一侧表面200a和第三侧表面200c竖直地重叠(例如，在第三方向d3上重叠)。
75.如图7所示，第一半导体芯片200的第一侧表面200a可以位于第二半导体芯片300的窗口区域wrg下方。根据一些示例实施例，第一半导体芯片200和第二半导体芯片300可以设置为增大第一半导体芯片200与第二半导体芯片300之间的重叠面积。例如，如图8和图9所示，第一半导体芯片200的第一侧表面200a可以不与第二半导体芯片300的窗口区域wrg重叠，并且当在平面图中查看时，第一半导体芯片200的第一侧表面200a可以位于自窗口区域wrg的第一方向d1上。
76.第二半导体芯片300还可以包括设置在第二半导体芯片300的前表面上的第一重分布层350。第一重分布层350可以包括堆叠在第二半导体芯片300的底表面上的第一电介质图案352、设置在第一电介质图案352中的第一布线图案354、以及暴露在第一重分布层350的底表面上的第一信号焊盘356和第一虚设焊盘358。
77.第二半导体芯片300可以具有第一区域rg1’和第二区域rg2’。第一区域rg1’可以自第二区域rg2’沿第一方向d1和第二方向d2设置。当在平面图中查看时，第二半导体芯片300的第一区域rg1’可以位于第一半导体芯片200的在第一方向d1上的一侧和第一半导体芯片200的在第二方向d2上的一侧，并且第二半导体芯片300的第二区域rg2’可以位于第一半导体芯片200上。例如，第一区域rg1’可以在第一方向d1和第二方向d2上围绕第二区域rg2’。
78.第一信号焊盘356可以在第一区域rg1’上设置在第二半导体芯片300的前表面上。第一信号焊盘356可以构成在第一区域rg1’上沿第二方向d2延伸的至少一列。例如，靠近第一半导体芯片200的第一侧表面200a的第一信号焊盘356可以在窗口区域wrg的第一方向d1上的一侧沿第一半导体芯片200的第一侧表面200a布置。当在平面图中查看时，靠近第一半导体芯片200的第三侧表面200c的第一信号焊盘356可以在窗口区域wrg的第一方向d1上的相对侧沿第二方向d2布置。
79.根据本发明构思的一些示例实施例，由于第一信号焊盘356设置为与设置了第二芯片焊盘316的窗口区域wrg相邻，所以可以使将第一信号焊盘356连接到第二芯片焊盘316的第一布线图案354的长度减小。因此，半导体封装可以具有提高的电气性质。
80.第一虚设焊盘358可以在第二区域rg2’上设置在第二半导体芯片300的前表面上。第一虚设焊盘358可以构成在第二区域rg2’上沿第二方向d2延伸的至少一列。第一虚设焊盘358可以构成一列或三列或更多列。由第一虚设焊盘358构成的多个列可以在第一方向d1上彼此间隔开。
81.参考图1至图3、图6和图7，第二半导体芯片300可以以倒装芯片方式安装在封装衬底100上。例如，第一连接端子380可以设置在第一信号焊盘356与封装衬底100之间。第一连接端子380可以设置在第一半导体芯片200的在第一方向d1上的一侧和第一半导体芯片200的在第二方向d2上的一侧。例如，第一连接端子380可以设置为与第一半导体芯片200的第一侧表面200a和第三侧表面200c相邻。第一连接端子380可以对应地设置在第一信号焊盘356上。第一连接端子380的布置可以与第一信号焊盘356的布置相符。第一连接端子380可以包括焊球或焊块。
82.第二半导体芯片300的第一虚设焊盘358可以与第一半导体芯片200的顶表面接触(例如，直接接触)。例如，第一虚设焊盘358可以设置在第二半导体芯片300的底表面与第一半导体芯片200的顶表面之间。在第一半导体芯片200的顶表面上，第一虚设焊盘358可以支撑第二半导体芯片300。
83.如图8和图9所示，第一半导体芯片200的第一侧表面200a可以设置在自窗口区域wrg的第一方向d1上。
84.如图8所示，与在第一半导体芯片200的第一侧表面200a上相比，在第一半导体芯片200的第三侧表面200c上窗口区域wrg与第一信号焊盘356之间的距离可以更短。例如，窗口区域wrg可以与第一半导体芯片200部分地重叠，并且可以在第一信号焊盘356和窗口区域wrg的与第一半导体芯片200不重叠的部分之间提供减小的距离。因此，可以使将第一信号焊盘356连接到第二芯片焊盘316的第一布线图案354的长度减小，并且可以提供具有提高的电气性质的半导体封装。
85.在一些示例实施例中，如图9所示，第一信号焊盘356可以构成在第一区域rg1’上沿第一半导体芯片200的第一侧表面200a和第三侧表面200c延伸的至少一列。例如，靠近第一半导体芯片200的第一侧表面200a的第一信号焊盘356可以沿第二方向d2布置，并且靠近第一半导体芯片200的第三侧表面200c的第一信号焊盘356可以沿第一方向d1布置。在这种情况下，由于第一信号焊盘356绕第一半导体芯片200并且沿第一半导体芯片200的第一侧表面200a和第三侧表面200c布置，所以第一信号焊盘356可以具有高集成度，并且可以提供具有紧凑尺寸和高集成度的半导体封装。
86.图10示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。图11和图12示出了表示过孔的布置的平面图。
87.参考图10，封装衬底100可以具有通气孔vh1和vh2。例如，如图10所示，封装衬底100可以具有内表面100s1和100s2，它们分别限定在第三方向d3上延伸通过封装衬底100的厚度的通气孔vh1和vh2。通气孔vh1和vh2可以竖直地穿透封装衬底100，以从封装衬底100的顶表面延伸到底表面。通气孔vh1和vh2可以设置在封装衬底100的中部。通气孔vh1和vh2
可以包括：设置在第一半导体芯片200下方的第一通气孔vh1(例如，如图10至图11所示，在第三方向d3上与第一半导体芯片200竖直地重叠)、以及设置在第二半导体芯片300下方的第二通气孔vh2(例如，如图10至图11所示，在第三方向d3上与第二半导体芯片300竖直地重叠)。通气孔vh1和vh2可以设置在外部端子150之间。通气孔vh1和vh2均可以具有约100μm至约300μm的宽度。
88.第一通气孔vh1可以彼此间隔开设置。当在平面图中查看时，第一通气孔vh1可以按规则的间隔布置。如图11所示，第一通气孔vh1可以沿第二方向d2布置。在一些示例实施例中，如图12所示，第一通气孔vh1可以沿第一方向d1和第二方向d2布置。在这种情况下，当在平面图中查看时，第一通气孔vh1可以构成至少一列和至少一行。例如，第一通气孔vh1可以布置成十字形状、四方格形状(或网格形状)或六方格形状(或蜂巢形状)。
89.第二通气孔vh2可以彼此间隔开设置。当在平面图中查看时，第二通气孔vh2可以按规则的间隔布置。第二通气孔vh2可以沿第一半导体芯片200的侧表面布置。例如，如图11和图12所示，第二通气孔vh2可以沿第二方向d2布置。又例如，第二通气孔vh2可以布置成具有沿第一方向d1和第二方向d2的多个行列的网格形状。
90.然而，本发明构思不限于此，并且通气孔vh1和vh2可以布置成各种形状。此外，通气孔vh1和vh2可以按不规则的周期布置。例如，通气孔vh1和vh2可以设置为不具有特定的规律性。根据一些示例实施例，可以省略第一通气孔vh1或第二通气孔vh2。
91.模塑层400可以填充封装衬底100与第一半导体芯片200之间的空间。模塑层400的一部分可以从封装衬底100与第一半导体芯片200之间的空间延伸到封装衬底100的底表面上。模塑层400可以在其由模塑件形成的部分处具有延伸部，该模塑件流过通气孔vh1和vh2到达封装衬底100的底表面上。模塑层400可以从封装衬底100与第一半导体芯片200之间的空间通过封装衬底100的通气孔vh1和vh2延伸到封装衬底100的底表面上。如图10所示，模塑层400可以完全覆盖封装衬底100的底表面。在这种情况下，模塑层400可以用作保护封装衬底100的底表面的钝化层。在一些示例实施例中，模塑层400可以覆盖封装衬底100的底表面的一部分。封装衬底100的底表面上的模塑层400的平面形状可以取决于通气孔vh1和vh2的布置。例如，当通气孔vh1和vh2如图11所示地沿第二方向d2布置时，封装衬底100的底表面上的模塑层400可以具有沿第二方向d2延伸的线形状。又例如，当通气孔vh1和vh2沿第一方向d1和第二方向d2布置时，封装衬底100的底表面上的模塑层400可以具有沿第一方向d1和第二方向d2延伸的形状(例如，在图12的情况下的十字形状或网格形状)。
92.图13示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。
93.参考图13，第三半导体芯片600可以设置在第一半导体芯片200上。第三半导体芯片600可以设置在第一半导体芯片200的后表面上。第三半导体芯片600和第一半导体芯片200可以设置为偏置堆叠结构。例如，第一半导体芯片200和第三半导体芯片600可以沿与第一方向d1相反的方向倾斜地堆叠，这可以导致上升阶梯形状。在一些示例实施例中，第三半导体芯片600的一部分可以与第一半导体芯片200重叠，并且第三半导体芯片600的另一部分可以突出超过第一半导体芯片200的一个侧表面。第三半导体芯片600可以突出超过第一半导体芯片200的第二侧表面200b。例如，当在平面图中查看时，第三半导体芯片600可以堆叠在第一半导体芯片200上，以使第三半导体芯片600可以在与第一方向d1相反的方向上相对于第一半导体芯片200偏移(例如，偏置)。第三半导体芯片600的前表面或底表面可以与
封装衬底100的顶表面平行或基本上平行。
94.第三半导体芯片600可以与第二半导体芯片300相同或基本上相同或相似地配置。例如，第三半导体芯片600可以是与第二半导体芯片300相同的类型。例如，第三半导体芯片600可以是存储器芯片，例如动态随机存取存储器(dram)、静态随机存取存储器(sram)、磁随机存取存储器(mram)或闪存。在一些示例实施例中，第三半导体芯片600可以是逻辑芯片、无源器件或任意其他合适的半导体芯片。第三半导体芯片600可以包括半导体材料，例如硅(si)。例如，第三半导体芯片600可以包括其中形成有第三半导体芯片600的第三集成电路602的第三基础层601，并且还可以包括在第三基础层601中形成第三集成电路602的一个表面上设置的第三芯片布线层610。第三芯片布线层610可以包括第三芯片电介质图案、第三芯片电介质图案中的第三芯片布线图案614、连接到第三芯片布线图案614的第三芯片焊盘616、以及在第三芯片电介质图案上封装第三芯片布线图案614并且暴露第三芯片焊盘616的第三芯片钝化层。
95.第三半导体芯片600还可以包括设置在第三半导体芯片600的前表面上的第二重分布层650。例如，第二重分布层650可以设置在第三半导体芯片600的底表面上，并且可以覆盖第三基础层601和第三芯片布线层610。第二重分布层650可以包括堆叠在第三半导体芯片600的底表面上的第二电介质图案652、设置在第二电介质图案652中的第二布线图案654、以及暴露在第二重分布层650的底表面上的第二信号焊盘656和第二虚设焊盘658。
96.第三半导体芯片600可以以倒装芯片方式安装在封装衬底100上。例如，第二连接端子390可以设置在第二信号焊盘656与封装衬底100之间。第三半导体芯片600可以通过第二信号焊盘656、第二连接端子390和衬底布线图案120连接到封装衬底100。第二连接端子390可以设置在第一半导体芯片200的在与第一方向d1相反的方向上的一侧。例如，第二连接端子390可以靠近第一半导体芯片200的第二侧表面200b设置。第二连接端子390可以对应地设置在第二信号焊盘656上。第二连接端子390的布置可以与第二信号焊盘656的布置相符。例如，第二连接端子390可以构成沿第二方向d2延伸的至少一列。第二连接端子390可以耦接到封装衬底100的衬底布线图案120。因此，第三半导体芯片600的第三集成电路602可以通过第二重分布层650、第二信号焊盘656和第二连接端子390电连接到封装衬底100。第二连接端子390可以包括焊球或焊块。例如，第二连接端子390可以是焊球，每个焊球具有复合结构，该复合结构包括由金属形成的核心部分和围绕核心部分的外围部分。
97.根据本发明构思的一些示例实施例，因为第二半导体芯片300和第三半导体芯片600设置为与第一半导体芯片200竖直地重叠，所以第一半导体芯片200、第二半导体芯片300和第三半导体芯片600可以具有减少占用的平面面积，并且可以提供尺寸紧凑的半导体封装。
98.图14示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。
99.参考图14，第四半导体芯片700可以设置在封装衬底100上。第四半导体芯片700可以与第一半导体芯片200水平地间隔开。第四半导体芯片700可以设置在第一半导体芯片200的在第一方向d1上的一侧。在这种情况下，第一连接端子380可以设置在第一半导体芯片200与第四半导体芯片700之间。
100.第四半导体芯片700可以与第一半导体芯片200相同或基本上相同或相似地配置。例如，第四半导体芯片700可以是与第一半导体芯片200相同的类型。例如，第四半导体芯片
700可以是存储器芯片，例如动态随机存取存储器(dram)、静态随机存取存储器(sram)、磁随机存取存储器(mram)或闪存。在一些示例实施例中，第四半导体芯片700可以是逻辑芯片、无源器件或任意其他合适的半导体芯片。第四半导体芯片700可以包括半导体材料，例如硅(si)。例如，第四半导体芯片700可以包括其中形成有第四半导体芯片700的第四集成电路702的第四基础层701，并且还可以包括在第四基础层701中形成第四集成电路702的一个表面上设置的第四芯片布线层710。第四芯片布线层710可以包括第四芯片电介质图案、第四芯片电介质图案中的第四芯片布线图案714、连接到第四芯片布线图案714的第四芯片焊盘716、以及在第四芯片电介质图案上封装第四芯片布线图案714并且暴露第四芯片焊盘716的第四芯片钝化层。第四芯片焊盘716可以包括金属材料，例如铝(al)。
101.第四半导体芯片700可以以倒装芯片方式安装在封装衬底100上。例如，第四半导体芯片700可以设置为使第四芯片焊盘716面对封装衬底100。多个第二芯片端子720可以设置在第四芯片焊盘716与封装衬底100之间。第二芯片端子720可以穿透第四钝化层并且可以耦接到第四芯片焊盘716。第四半导体芯片700可以通过第四芯片焊盘716、第二芯片端子720和衬底布线图案120连接到封装衬底100。
102.第二半导体芯片300可以设置在第一半导体芯片200和第四半导体芯片700上。第二半导体芯片300可以设置在第一半导体芯片200的后表面和第四半导体芯片700的后表面上。第二半导体芯片300可以具有与第一半导体芯片200重叠的一部分和与第四半导体芯片700重叠的另一部分。第二半导体芯片300可以具有设置在第二半导体芯片300的所述一部分与所述另一部分之间的中部，并且第二半导体芯片300的该中部可以位于第一连接端子380上。
103.第二半导体芯片300可以以倒装芯片方式安装在封装衬底100上。例如，第二半导体芯片300可以设置为使第一重分布层350的第一信号焊盘356面对封装衬底100。第二半导体芯片300可以通过第二芯片焊盘316、第一信号焊盘356和衬底布线图案120连接到封装衬底100。
104.第一虚设焊盘358可以设置在第二半导体芯片300与第一半导体芯片200的后表面之间以及第二半导体芯片300与第四半导体芯片700的后表面之间。第一虚设焊盘358可以在第一半导体芯片200的后表面上和第四半导体芯片700的后表面上支撑第二半导体芯片300。每个第一虚设焊盘358可以与第一半导体芯片200的后表面或第四半导体芯片700的后表面直接接触。
105.根据本发明构思的一些示例实施例，因为第二半导体芯片300设置为与第一半导体芯片200和第四半导体芯片700竖直地重叠，所以可以提供具有紧凑尺寸的半导体封装。此外，因为第二半导体芯片300由第一半导体芯片200和第四半导体芯片700两者支撑，所以半导体封装的结构稳定性可以提高。
106.图15示出了表示根据本发明构思的一些示例实施例的半导体封装的截面图。
107.参考图15，封装衬底100上可以设置有第一芯片堆叠st1和第二芯片堆叠st2。
108.封装衬底100可以包括彼此堆叠的一个或多个衬底布线层。衬底布线层中的每一个可以包括衬底电介质层110和衬底电介质层110中的衬底布线图案120。
109.第一芯片堆叠st1和第二芯片堆叠st2均可以包括安装在封装衬底100上的第一半导体芯片200、第一半导体芯片200上的第二半导体芯片300、以及将第二半导体芯片300连
接到封装衬底100的第一连接端子380。
110.第一半导体芯片200、第二半导体芯片300和第一连接端子380可以与参考图1至图9所讨论的相同或相似地配置。例如，第一半导体芯片200可以以倒装芯片方式安装在封装衬底100上。第一半导体芯片200上可以设置有相对于第一半导体芯片200水平地偏移的第二半导体芯片300。例如，一个第一半导体芯片200和一个第二半导体芯片300可以设置为偏置堆叠结构，并且每个偏置堆叠结构可以与第一芯片堆叠st1或第二芯片堆叠st2相对应。第二半导体芯片300可以与第一半导体芯片200相同或基本上相同地配置，并且与第一半导体芯片200相比还可以包括第一重分布层350。第一重分布层350可以包括堆叠在第二半导体芯片300的底表面上的第一电介质图案352、设置在第一电介质图案352中的第一布线图案354、以及暴露在第一重分布层350的底表面上的第一信号焊盘356和第一虚设焊盘358。多个第一连接端子380可以设置在第一信号焊盘356与封装衬底100之间。第二半导体芯片300可以通过第一信号焊盘356、第一连接端子380和衬底布线图案120连接到封装衬底100。
111.第一芯片堆叠st1和第二芯片堆叠st2可以在封装衬底100上彼此间隔开。第一芯片堆叠st1和第二芯片堆叠st2可以设置为使第一半导体芯片200的第二侧表面200b彼此面对。例如，第一半导体芯片200可以设置在封装衬底100的中部上，并且第一连接端子380可以设置在封装衬底100的外部上。第一芯片堆叠st1与第二芯片堆叠st2之间的间隔的范围可以从约100μm至约300μm。例如，可以给定约100μm至约300μm的范围作为第一芯片堆叠st1和第二芯片堆叠st2的第一半导体芯片200的第二侧表面200b之间的间隔。
112.封装衬底100可以具有第三通气孔vh3(例如，可以具有限定延伸通过封装衬底100的厚度的第三通气孔vh3的内表面100s3)。第三通气孔vh3可以竖直地穿透封装衬底100，以从封装衬底100的顶表面延伸到底表面。第三通气孔vh3可以设置在封装衬底100的中部。当在平面图中查看时，第三通气孔vh3可以设置在第一半导体芯片200之间。在一些示例实施例中，虽然未示出，但是可以在第一半导体芯片200下方或第二半导体芯片300下方另外设置通气孔。第三通气孔vh3均可以具有约100μm至约300μm的宽度。
113.模塑层400可以设置在封装衬底100上。模塑层400可以覆盖第一芯片堆叠st1和第二芯片堆叠st2。模塑层400可以从封装衬底100上通过封装衬底100的第三通气孔vh3延伸到封装衬底100的底表面上。
114.图16、图17、图18、图19、图20、图21和图22示出了表示根据本发明构思的一些示例实施例的制造半导体封装的方法的截面图。
115.参考图16，可以形成图1的第一半导体芯片200和第二半导体芯片300。图16描绘了第一半导体芯片200或第二半导体芯片300的形成，并且假设第一半导体芯片200和第二半导体芯片300是彼此相同的类型。第一半导体芯片200可以与参考图1至图5所讨论的相同。例如，可以在半导体晶片1000上形成集成电路1002。半导体晶片1000可以具有作为有源表面的顶表面。可以在半导体晶片1000的顶表面上形成芯片布线层1010。例如，形成芯片布线层1010可以包括：在半导体晶片1000的有源表面上形成电介质图案；形成穿透电介质图案并且与集成电路1002连接的布线图案1014；在电介质图案上形成连接到布线图案1014的多个芯片焊盘1016；在电介质图案上形成覆盖芯片焊盘1016的钝化层；以及将钝化层图案化以形成部分地暴露芯片焊盘1016的顶表面的开口op。芯片焊盘1016可以与第一半导体芯片200的第一芯片焊盘(参见图1的216)或第二半导体芯片300的第二芯片焊盘(参见图1的
316)相对应。
116.然后，半导体晶片1000可以经历沿第一锯线sl1执行的分割工艺，并因此可以分成第一半导体芯片200。
117.参考图17，在执行分割工艺之前，可以在图16的半导体晶片1000上形成重分布层1050。例如，可以在半导体晶片1000的顶表面或芯片布线层1010的顶表面上涂覆导电材料，并且可以将涂覆的导电材料图案化以形成布线图案1054。布线图案1054可以穿透开口(参见图16的op)并且可以耦接到芯片焊盘1016。可以在芯片布线层1010上涂覆电介质材料，以形成封装布线图案1054的电介质图案1052。在一些示例实施例中，芯片布线层1010可以在其顶表面上涂覆有电介质材料，以形成电介质图案1052，然后可以形成布线图案1054以穿透电介质图案1052和钝化层，并且布线图案1054可以耦接到芯片焊盘1016。布线图案1054的形成和电介质图案1052的形成可以重复地执行，以形成彼此堆叠的布线层。此后，可以在电介质图案1052上形成信号焊盘1056和虚设焊盘1058，从而耦接到布线图案1054。例如，可以将电介质图案1052图案化以形成暴露布线图案1054的孔，可以在电介质图案1052上形成金属层，然后可以将金属层图案化以形成通过这些孔耦接到布线图案1054的信号焊盘1056以及形成设置在电介质图案1052的顶表面上的虚设焊盘1058。信号焊盘1056和虚设焊盘1058可以是在一个工艺中形成的组件。信号焊盘1056和虚设焊盘1058可以具有位于距半导体晶片1000的顶表面相同的高度处的顶表面。重分布层1050可以与第二半导体芯片300的第一重分布层(参见图1的350)相对应。例如，电介质图案1052可以与第一重分布层350的第一电介质图案(参见图2的352)相对应，布线图案1054可以与第一重分布层350的第一布线图案(参见图2的354)相对应，信号焊盘1056可以与第一重分布层350的第一信号焊盘(参见图2的356)相对应，并且虚设焊盘1058可以与第一重分布层350的第一虚设焊盘(参见图2的358)相对应。
118.然后，半导体晶片1000可以经历沿第一锯线sl1执行的分割工艺，并因此可以分成第二半导体芯片300。
119.参考图18，可以设置载体衬底2000。载体衬底2000可以是电介质衬底(包括玻璃或聚合物)，或者可以是导电衬底(包括金属)。虽然未示出，但是载体衬底2000可以在载体衬底2000的顶表面上设置有粘合构件。例如，粘合构件可以包括胶带。
120.可以在载体衬底2000上形成封装衬底100。下面将对形成封装衬底100进行详细描述。
121.可以在载体衬底2000上设置下电介质层2100。下电介质层2100可以包括电介质聚合物或光敏聚合物。
122.可以在下电介质层2100中形成多个外部焊盘130。例如，可以将下电介质层2100图案化以形成用于形成外部焊盘130的开口，可以在开口中共形地形成种子层，然后执行将种子层用作种子的电镀工艺，以形成填充开口的外部焊盘130。
123.可以在下电介质层2100上形成衬底电介质层110。可以通过涂覆工艺(例如旋涂或狭缝涂)形成衬底电介质层110。衬底电介质层110可以包括可光成像电介质(pid)。例如，可光成像电介质聚合物可以包括选自光敏聚酰亚胺、聚苯并恶唑(pbo)、酚醛聚合物和苯并环丁烯聚合物的至少一种。
124.可以形成衬底布线图案120。例如，可以将衬底电介质层110图案化以形成暴露外
部焊盘130的开口，可以在衬底电介质层110上形成阻挡层和导电层以填充开口，然后阻挡层和导电层可以经历平坦化工艺以形成衬底布线图案120。可以形成包括衬底电介质层110和衬底布线图案120的衬底布线层。衬底布线层的形成可以重复，以形成堆叠了衬底布线层的封装衬底100。最高的衬底布线层的衬底布线图案120可以与封装衬底100的衬底焊盘相对应。
125.参考图19，可以在封装衬底100上安装第一半导体芯片200。例如，可以在第一半导体芯片200的第一芯片焊盘216上设置焊球。第一半导体芯片200可以设置在封装衬底100上，以使第一芯片焊盘216与封装衬底100的衬底布线图案120对准。此后，第一半导体芯片200可以下降，以使焊球接触衬底布线图案120，然后焊球可以经历回流工艺，以形成将第一半导体芯片200连接到封装衬底100的第一芯片端子220。
126.参考图20，可以在封装衬底100上设置第二半导体芯片300。例如，可以在位于每个第一半导体芯片200的一侧上的衬底布线图案120上设置焊接部385。焊接部385可以耦接到衬底布线图案120。焊接部385可以具有位于与第一半导体芯片200的顶表面的高度相同的高度或比其高的高度处的顶端。焊接部385可以包括焊球或焊块。例如，焊接部385可以是焊球，每个焊球具有复合结构，该复合结构包括由金属形成的核心部分和围绕核心部分的外围部分。
127.根据本发明构思的一些示例实施例，焊接部385均可以包括高熔点的核心部分，并且在衬底布线图案120上，核心部分可以支撑外围部分。即使当焊接部385具有高的高度时，核心部分也可以防止焊接部385或外围部分熔化或朝一侧塌陷。
128.第二半导体芯片300可以设置在封装衬底100上，以使第一信号焊盘356与焊接部385对准，其中第一信号焊盘356包括在第二半导体芯片300的第一重分布层350中。
129.参考图21，第二半导体芯片300可以下降，以使第一信号焊盘356接触焊接部385，然后焊接部385可以经历回流工艺，以形成将第二半导体芯片300连接到封装衬底100的第一连接端子380。第一连接端子380可以致使第二半导体芯片300和封装衬底100在第一半导体芯片200的一侧彼此连接。
130.根据本发明构思的一些示例实施例，因为在衬底布线图案120上焊接部385的核心部分支撑外围部分，所以即使封装衬底100与第二半导体芯片300之间的距离设置得较远，第二半导体芯片300也可以容易地安装在封装衬底100上。
131.参考图22，可以在封装衬底100上形成模塑层400。例如，封装衬底100可以在其顶表面上涂覆有模塑材料，以封装第一半导体芯片200和第二半导体芯片300，并且模塑材料可以固化，以形成模塑层400。模塑层400可以填充封装衬底100与第二半导体芯片300之间的空间。
132.可以去除载体衬底2000。去除载体衬底2000可以暴露封装衬底100的底表面或者可以暴露封装衬底100的外部焊盘130。
133.返回参考图1，可以去除下电介质层2100，并且可以在封装衬底100下方形成衬底保护层140。在衬底电介质层110下方，衬底保护层140可以覆盖衬底布线图案120和外部焊盘130。在一些示例实施例中，可以在下电介质层2100上另外涂覆电介质材料层。下电介质层2100和电介质材料层可以形成衬底保护层140。
134.可以将衬底保护层140图案化以暴露外部焊盘130。可以在外部焊盘130上设置外
部端子150。因此，可以制造参考图1所讨论的半导体封装。
135.然后，如图22所示，封装衬底100可以经历沿第二锯线sl2执行的分割工艺，并因此可以分成多个半导体封装。
136.根据需要，可以在去除载体衬底2000和下电介质层2100之前执行分割工艺。例如，载体衬底2000可以经历沿第二锯线sl2执行的分割工艺，这可以导致封装衬底100、第一半导体芯片200和第二半导体芯片300以及模塑层400的分离。
137.根据本发明构思的一些示例实施例的半导体封装可以配置为：使半导体芯片可以被设置为彼此竖直地重叠，以减小当在平面图中查看时半导体芯片占用的面积，因此半导体封装的尺寸可以变小。可以使用重分布层来形成在半导体芯片之间具有较大重叠面积的半导体封装，并且半导体封装的平面面积可以减小。因此，半导体封装的尺寸可以变小。
138.此外，重分布层可以增大上半导体芯片的电连接的自由度，并且封装衬底与半导体芯片之间的电连接的长度可以减小。因此，半导体封装的电气性质可以提高。
139.此外，虚设焊盘可以用于在下半导体芯片上支撑上半导体芯片，因此半导体封装可以具有改善的结构稳定性。
140.尽管已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下可以在其中进行形式和细节上的变化。因此，上面公开的示例实施例应被认为是说明性的而非限制性的。