操作半导体工艺系统的方法和半导体工艺系统与流程

1.本揭示内容是关于以操作具有钟形罩的半导体工艺系统的方法以及具有钟形罩的半导体工艺系统。


背景技术：

2.对于包括智能手机、平板电脑、桌上型电脑、笔记型电脑、和许多其他种类的电子装置中的计算能力的需求持续在增长。提高在集成电路中的计算能力的一种方法是增加半导体基板的给定区域可以包括的晶体管和其他集成电路特征的数量。
3.为了继续减小在集成电路中的特征的尺寸，实施了各种薄膜沉积技术、蚀刻技术、和其他工艺技术。这些技术可以形成非常小的特征。然而，在确保装置和特征的高性能方面存在许多困难。
4.例如，在某些情况下，在工艺期间，例如杂散颗粒或碎片的不需要的污染物会在工艺期间掉落在晶圆上。这些不需要的污染物会对在晶圆中所形成的集成电路的功能造成有害的影响。随着在集成电路中所形成的特征变得越来越小，增加了污染的有害影响。即使在敏感层或特征中有少量碎片，也会导致集成电路的完全失效。


技术实现要素：

5.本揭示内容的一些实施方式提供了一种操作半导体工艺系统的方法，包含：在半导体工艺腔室中支撑基板；将在内表面上具有锆涂层的钟形罩放置在基板上方；在钟形罩的存在的情况下在基板上沉积第一金属；以及在钟形罩的存在的情况下在基板上沉积第二金属。
6.本揭示内容的另一些实施方式提供了一种操作半导体工艺系统的方法，包含：将内部具有以铝涂覆内部的第一钟形罩放置在基板上方；当第一钟形罩在基板上方时在基板上沉积介电材料；将具有以锆涂覆内部的第二钟形罩放置在基板上方；以及当第二钟形罩在基板上方时在基板上沉积金属。
7.本揭示内容的又另一些实施方式提供了一种半导体工艺系统，包含：工艺腔室、基板支撑件、钟形罩支撑件、钟形罩、以及沉积设备。基板支撑件配置为支撑在工艺腔室之内的基板。钟形罩包括以锆涂覆的内表面，并且配置为当放置在钟形罩支撑件上时覆盖基板支撑件。沉积设备配置为当基板被支撑基板支撑件上且被钟形罩所覆盖时，在基板上沉积金属。
附图说明
8.揭示内容的多个态样可由以下的详细描述并且与所附附图一起阅读，得到最佳的理解。注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了讨论的清楚性起见，各个特征的尺寸可任意地增加或减小。
9.图1是根据一些实施方式的半导体工艺系统的框图；
10.图2是根据一些实施方式的半导体工艺系统的绘示；
11.图3是根据一些实施方式的半导体工艺系统的钟形罩的绘示；
12.图4a是根据一些实施方式的钟形罩的表面粗糙度的绘示；
13.图4b是根据一些实施方式的钟形罩的表面粗糙度的绘示；
14.图5是根据一些实施方式的包括多个半导体工艺腔室的半导体工艺系统的绘示；
15.图6是根据一些实施方式的晶圆的截面；
16.图7是根据一些实施方式的晶圆的截面；
17.图8包括根据一些实施方式的钟形罩涂层的绘示；
18.图9是根据一些实施方式的光谱仪峰值的绘示和从钟形罩移位的碎片的绘示；
19.图10是根据一些实施方式的半导体工艺系统的分解视图；
20.图11是根据一些实施方式的用于操作半导体工艺系统的工艺的流程图；
21.图12是根据一些实施方式的用于操作半导体工艺系统的工艺的流程图。
22.【符号说明】
23.100:半导体工艺系统
24.1000:薄膜沉积系统
25.102:工艺腔室(沉积腔室)
26.104:晶圆支撑件
27.104a:晶圆支撑件
28.104b:晶圆支撑件
29.106:晶圆
30.108:钟形罩
31.109:粗糙涂层
32.110:锆涂层
33.1100:方法
34.1102:步骤
35.1104:步骤
36.1106:步骤
37.1108:步骤
38.112:工艺设备
39.114:内表面
40.115:表面
41.116:底座
42.116a:底座
43.116b:底座
44.117:射频电压源
45.118:盖子
46.118a:盖子
47.118b:盖子
48.119:钟形罩支撑件
49.119a:钟形罩支撑件
50.119b:钟形罩支撑件
51.120:射频线圈
52.1200:方法
53.1202:步骤
54.1204:步骤
55.1206:步骤
56.1208:步骤
57.121:射频电压源
58.124:入口
59.126:出口
60.128:沉积材料
61.130:排放材料
62.131:底表面
63.133:虚线圆圈
64.138:钟形罩
65.139:内表面
66.140:铝涂层
67.141:表面
68.149:磁性随机存取记忆体单元
69.150:介电层
70.151:磁性穿隧接面
71.152:导电结构
72.154:介电层
73.156:介电层
74.158:介电层
75.160:金属层
76.162:金属层
77.164:介电层
78.165:导电导孔
79.166:阻障层(导电材料、金属层)
80.170:绘示
81.172:绘示
82.174:绘示
83.176:绘示
84.180:图
85.182:绘示
86.184:峰
87.186:碎片颗粒
88.190:下屏蔽件
89.192:石英绝缘体
90.194:陶瓷销
91.196:陶瓷销
92.199:外屏蔽件
93.200:薄膜沉积系统
94.202:沉积腔室
95.500:薄膜沉积系统
96.502a:沉积腔室
97.502b:沉积腔室
98.d:直径
99.h:高度
100.l:长度
101.m
l
:平均线
102.rq:均方根粗糙度
具体实施方式
103.在以下的描述中，对于在集成电路晶片之内的各个层和结构描述了许多厚度和材料。对于各种实施方式，以实施例的方式给出了具体的尺寸和材料。根据本揭示内容，本领域技术人员将认识到，在许多情况下可以使用其他尺寸和材料，而不脱离本揭示内容的范围。
104.之后的揭示内容提供了许多不同的实施方式或实施例，以实施所提供的主题的不同的特征。以下描述组件和布置的具体实施例，以简化本揭示内容。这些当然仅是实施例，并不意图为限制性的。例如，在随后的描述中，形成第一特征其在第二特征上方或之上，可包括第一和第二特征以直接接触而形成的实施方式，且也可包括附加的特征可形成在介于第一和第二特征之间，因此第一和第二特征可不是直接接触的实施方式。另外，本揭示内容可在各个实施例中重复参考标号和/或字母。此重复是为了简化和清楚性的目的，重复本身不意指所论述的各个实施方式和/或配置之间的关系。
105.此外，为了便于描述一个元件或特征与另一个元件或特征之间，如在附图中所绘示的关系，在此可能使用空间相对性用语，诸如“之下”、“低于”、“较下”、“高于”、“较上”、和类似的用语。除了在附图中描绘的方向之外，空间相对性用语旨在涵盖装置在使用中或操作中的不同方向。设备可经其他方式定向(旋转90度或处于其他定向)，并且由此可同样地解读本文所使用的空间相对性描述词。
106.在以下的描述中，闸述了某些具体细节，以提供对于本揭示内容的各个实施方式的透彻理解。然而，本领域技术人员将理解，本揭示内容可以在没有这些具体细节的情况下实施。在其他的情况下，没有详细描述与电子组件和制造技术相关联的公知结构，以避免不必要地模糊对于本揭示内容的多个实施方式的描述。
107.除非上下文另有要求，否则在整个说明书和随后的权利要求中，词语“包含”及其变体，例如“包括”和“包含的”，应当以开放的、包括的意义来解释，亦即“包括，但不限于”。
108.序数的使用，例如第一、第二、和第三，不一定意味着有顺序意义，而可能只是区分行为或结构的多个实例。
109.在整个说明书中对于“一些实施方式”或“一实施方式”的引用意味着结合此实施方式所描述的特定的特征、结构、或特性被包括在至少一些实施方式中。因此，在整个说明书的不同地方出现的短语“在一些实施方式中”或“在一实施方式中”，不一定都指代相同的实施方式。此外，特定的特征、结构、或特性可在一或多个实施方式中以任何合适的方式来组合。
110.在本说明书和所附的权利要求中使用的单数形式“一”、“一个”、和“该”包括多个指代物，除非内容另有明确地指示。也应注意，用语“或”通常以其包括“和/或”的含义来运用，除非内容另有明确地指示。
111.本揭示内容的多个实施方式提供了一种用于减少在半导体工艺系统中的晶圆的污染的方法和系统。将晶圆支撑在半导体工艺腔室之内。钟形罩覆盖在半导体工艺腔室之内的晶圆。钟形罩的内表面以粗糙材料涂覆。在执行半导体工艺时，粗糙材料提供了对于存在于半导体工艺系统之内的颗粒或碎片的优异附着。当将钟形罩用于随后的半导体工艺中时，来自先前的半导体工艺的碎片或颗粒不会从钟形罩的内表面脱落并掉落到晶圆上，因为颗粒或碎片紧密地附着在粗糙涂层。结果是在半导体工艺期间较少的晶圆的污染。这继而导致更高的晶圆良率和从晶圆所切割的多个更好的功能性集成电路。
112.图1是根据一些实施方式的半导体工艺系统100的框图。半导体工艺系统100包括半导体工艺腔室102。晶圆支撑件104位在半导体工艺腔室102之内。晶圆106被支撑在晶圆支撑件104上。钟形罩108位于半导体工艺腔室102之内在晶圆106上方。如下文将更详细闸述的，半导体工艺系统100的多个组件协作，以减少在半导体工艺期间晶圆106的污染。尽管附图和相应的描述涉及晶圆106，但是也可以使用除了晶圆之外的基板。因此，晶圆是可以根据本揭示内容的原理所使用的基板的一个实施例。可以使用除了晶圆之外的基板。
113.在一些实施方式中，半导体工艺腔室102配置为在晶圆106上执行一或多个半导体工艺。晶圆106是半导体晶圆。通常，半导体晶圆在制造期间经历了许多的工艺。这些工艺可以包括薄膜沉积、光阻图案化、蚀刻工艺、掺杂剂布植工艺、退火工艺、和其他类型的工艺。在完成了所有的工艺步骤之后，将晶圆106切割成多个个别的集成电路。如本文所使用的“半导体工艺”可以指在半导体晶圆上所执行的任何工艺，即使半导体材料不涉及此特定的工艺。
114.在一些实施方式中，半导体工艺腔室102是薄膜沉积腔室。薄膜沉积腔室可以包括物理气相沉积腔室、化学气相沉积腔室、或原子层沉积腔室、电浆促进气相沉积腔室、磊晶成长腔室。化学气相沉积腔室可以包括电浆促进化学气相沉积腔室、或另一种类型的化学气相沉积腔室。物理气相沉积腔室可以包括溅镀腔室、或另一种类型的物理气相沉积腔室。根据本揭示内容，本领域技术人员将认识到，半导体工艺腔室102可以包括不同于以上所描述的那些腔室的薄膜沉积腔室，而不脱离本揭示内容的范围。
115.在一些实施方式中，半导体工艺腔室102是蚀刻腔室。利用蚀刻腔室，以蚀刻在晶圆106上所沉积的多个薄膜。蚀刻腔室可以包括用于湿式蚀刻、干式蚀刻、电浆蚀刻、或其他类型的蚀刻工艺的腔室。可以利用除了以上所描述的那些腔室之外的蚀刻腔室，而不脱离本揭示内容的范围。
116.在一些实施方式中，半导体工艺腔室102是掺质布植腔室。掺质布植腔室可以包括离子布植腔室，其中以掺质离子轰击晶圆106。根据用于离子布植工艺的选定的参数将掺质离子布植到晶圆106之内。掺质布植腔室可以包括不同于以上所描述的那些类型的掺质布植的类型，而不脱离本揭示内容的范围。
117.半导体工艺腔室102包括工艺设备112。工艺设备112协助执行半导体工艺。工艺设备112可以包括设备其辅助薄膜沉积工艺、蚀刻工艺、离子布植工艺、退火工艺、光微影工艺、和其他类型的工艺。一些工艺设备112可完全地位于半导体工艺腔室102之内。一些工艺设备112可部分地位于半导体工艺腔室102之内并且部分地位于半导体工艺腔室102之外。一些工艺设备112可完全地位于半导体工艺腔室102之外。
118.工艺设备112可以包括多个电子组件其用于产生电场、电压、磁场、电性信号、或其他类型的电性效应。因此，工艺设备112可以包括电极、布线、射频电源、发射器、接收器、或可用于半导体工艺中的其他类型的电子设备。
119.工艺设备112可以包括用于管理在半导体工艺腔室102之内的气体或流动的设备。工艺设备可以包括多个组件其用于引入气体或流体至半导体工艺腔室102内，用于从半导体工艺腔室移除气体或流体，用于监控和控制在工艺腔室102之内的气体的流动、存在、或组成分。
120.如前所述，在半导体工艺期间，将钟形罩108放置在晶圆106上方。钟形罩108可以执行多种功能。例如，钟形罩可以确保在半导体工艺期间引入晶圆106的环境的流体或材料保持在晶圆106的附近。此外，钟形罩可以在半导体工艺期间防止其他流体或材料进入晶圆106的附近。钟形罩108可以帮助维持真空条件。
121.虽然钟形罩执行非常有用的功能，但也有与钟形罩相关联的潜在缺点。例如，在薄膜沉积工艺期间，材料被引入到晶圆的环境中。这些材料与晶圆的现有表面材料和由半导体工艺设备所维持的环境条件相结合，导致了在晶圆的表面上薄膜的沉积。一些沉积材料可能会附着到钟形罩的内表面。在随后的沉积工艺或另一种类型的半导体工艺期间，这些材料可能会从钟形罩的内表面松脱并可能落在晶圆的表面上。这些来自先前的工艺的松散的材料现在成了污染物。松散的材料可包括颗粒或碎片。如果来自钟形罩的污染物掉落到晶圆上，则在晶圆中所形成的层或特征可能不再执行其预期的功能。从晶圆所切割的多个集成电路可能运作不良或根本无法运作。
122.减少来自钟形罩的内部的污染的一种可能解决方案是用包括铝的涂层来涂覆钟形罩的内部。涂层可包括铝氧(alumina)，例如铝氧化物。以铝涂覆的钟形罩可减少某些种类的污染物。例如，当利用铝涂覆的钟形罩在用于介电层的沉积工艺时，在介电层的沉积中所利用或产生的材料可与铝涂层有很好的附着。如果在随后的半导体工艺中使用此钟形罩，则来自先前的沉积工艺的材料或碎片可能不会脱落并污染晶圆。
123.然而，来自其他类型的沉积工艺的材料可能不能很好地附着到铝涂层。例如，在一些导电材料的沉积期间所利用或产生的材料可能不能很好地附着到铝涂层。如果在金属层的沉积中利用铝涂覆的钟形罩，则这个沉积工艺期间所使用或产生的材料可能不会牢固地附着到铝涂覆的钟形罩。如果利用钟形罩在随后的工艺中，则来自金属沉积工艺的材料会从铝涂层移位并可能掉落到晶圆上。来自金属沉积工艺的材料对晶圆的这种污染可能会对在晶圆中所形成的集成电路的功能造成严重破坏。
124.在特定的实施例中，可在晶圆中形成导孔。随后可在晶圆中形成导电插塞。形成导电插塞可经由首先沉积钛氮化物的薄层，然后沉积填充导孔的其余部分的导电材料(例如钨)。在钛氮化物层的沉积期间，一些钛氮化物或在沉积钛氮化物中所利用或产生的其他材料可附着到钟形罩的铝涂层。钛氮化物与铝涂层的附着性相对较差。在钨插塞材料的后续沉积期间，一些钛氮化物可能变为从钟形罩的铝涂层移位并掉落到晶圆上。这会污染晶圆、并且降低导电性、或对钨插塞的其它特性或在晶圆中的其它特征产生负面影响。
125.虽然本文所使用的一些实施例描绘了在紧接着的后续半导体工艺期间碎片从铝涂层掉落到晶圆上，但实际上，在使用钟形罩执行了许多的后续工艺之后，碎片可能变为移位的。钟形罩的使用寿命部分取决于在由于不想要的碎片或颗粒从钟形罩移位而开始发生污染之前可以执行的半导体工艺的数目。
126.图1的钟形罩108包括在钟形罩108的内表面上的粗糙涂层109。粗糙涂层109的粗糙表面提高了与在金属层或其他类型的导电层的沉积期间所使用或产生的材料的附着。包括粗糙涂层109的钟形罩108可以与在晶圆106上金属的沉积结合而有效地利用。沉积材料与粗糙表面很好地附着，因此在随后的半导体工艺中不会移位并污染晶圆106。
127.在一实施例中，钟形罩108可以安全地用于在晶圆106上沉积多种的金属层。可沉积第一金属层作为在沟槽或导孔的侧壁上的薄阻障层。然后可沉积第二金属层作为填充沟槽或导孔的层。与第一金属层的沉积相关联的材料紧密地附着到钟形罩108的粗糙涂层109。在第二金属层的沉积期间，来自第一金属层的沉积的材料不会从钟形罩108的粗糙涂层109移位。因此，在第二金属层的沉积期间，没有来自钟形罩108的晶圆106的污染。
128.在一些实施方式中，第一金属是钛氮化物。钛氮化物颗粒与以铝涂覆的钟形罩的附着相对较差。钛氮化物颗粒较能附着到钟形罩108的粗糙涂层109。在第二金属(例如钨)的沉积期间，钛氮化物颗粒不会从粗糙涂层109移位，并且在第二金属的沉积期间不会污染晶圆106。可以利用其他的材料用于第一层和第二层，而不脱离本揭示内容的范围。
129.实际上，钟形罩108的粗糙涂层109增加了钟形罩108的寿命。在一个实施例中，在污染的风险变高之前，具有铝涂层的钟形罩可具有大约1000个循环或工艺的寿命。在一些实施方式中，具有粗糙涂层109的钟形罩108可具有显著地更高的寿命。例如，在显著的污染的风险之前，具有粗糙涂层109的钟形罩108可具有大于3000次循环或半导体工艺的寿命。
130.在一些实施方式中，可以安全地利用钟形罩108用于介电质沉积工艺和金属沉积工艺二者。例如，包括粗糙涂层109的钟形罩108可以在第一金属层的沉积期间覆盖晶圆106。在随后的介电材料的沉积工艺中，可以将包括粗糙涂层109的钟形罩108放置在晶圆106上方。在介电材料的沉积期间，金属颗粒不会从粗糙涂层109移位。因此，可利用包括粗糙涂层109的钟形罩108用于多种类型的交替的沉积工艺，而没有污染晶圆106的风险。
131.在一些实施方式中，半导体工艺系统100利用包括粗糙涂层109的钟形罩108用于金属沉积工艺，并且利用具有不同的涂层的第二钟形罩用于介电材料的沉积。第二钟形罩可具有铝涂层或其他类型的涂层。在介电材料的沉积期间，将第二钟形罩放置在晶圆106上方。在介电材料的沉积之后，将第二钟形罩移除并且将包括粗糙涂层109的钟形罩108放置在晶圆106上方。然后在包括粗糙涂层109的钟形罩108覆盖晶圆106的同时执行一或多个金属沉积工艺。当在介于介电质沉积工艺和金属沉积工艺之间切换时，钟形罩108和第二钟形罩可以用这种方式交替地换出。
132.在一些实施方式中，利用第二钟形罩用于介电质沉积工艺其发生在与工艺腔室102分隔的第二工艺腔室中。可将晶圆106放置在第二沉积腔室中用于介电材料的沉积。在第二沉积腔室的介电材料的沉积期间，第二钟形罩覆盖晶圆106。然后，例如经由机械手臂将晶圆106转移至工艺腔室102，用于一或多个金属层的沉积。在第一和第二金属层的沉积期间，将包括粗糙涂层109的钟形罩108放置在工艺腔室102中的晶圆106上方。晶圆106可在介于工艺腔室102和第二工艺腔室之间来回转移，用于交替的介电质和金属沉积工艺。
133.虽然已经给出了一些特定的实施例，其中工艺腔室102是沉积腔室，但是可以利用包括粗糙涂层109的钟形罩108与除了沉积工艺之外的工艺结合。例如，可以利用包括粗糙涂层109的钟形罩108，用于蚀刻工艺、布植工艺、或磊晶成长工艺，和用于其他类型的工艺，而不脱离本揭示内容的范围。
134.在一些实施方式中，粗糙涂层109是锆涂层。锆涂层可以包括纯锆、锆氧化物、或包括锆的其他材料。在此描述的多个实施方式特别涉及锆涂层。然而，可以使用其他的材料用于粗糙涂层109，而不脱离本揭示内容的范围。用于粗糙涂层109的这样的其它材料包括了多种材料其对于将要沉积在工艺腔室中的材料的附着大于铝对于将要沉积在工艺腔室中的材料的附着。
135.关于粗糙涂层109和相关的工艺的进一步细节将在随后的附图中提供。
136.图2是根据一些实施方式的薄膜沉积系统200的绘示。薄膜沉积系统200包括沉积腔室202。薄膜沉积系统200是图1的半导体工艺系统100的一个实施例。沉积腔室202是图1的工艺腔室102的一个实施例。沉积腔室202包括底座116和盖子118。当盖子118位于底座116上时，盖子和底座限定了沉积腔室202的内部容积。
137.晶圆支撑件104位于沉积腔室202的内部容积之内。晶圆支撑件104可耦合到底座116。晶圆支撑件104可包括静电卡盘或真空卡盘，用于当将晶圆106放置在晶圆支撑件104上时支撑或保持晶圆106就位。晶圆支撑件104也可包括一或多个电极其耦合到射频电压源117，这将在以下更详细地描述。
138.钟形罩支撑件119可耦合到底座116。钟形罩支撑件119配置为在薄膜沉积工艺期间支撑钟形罩108。例如，在将晶圆106放置在晶圆支撑件104上之后，可以将钟形罩108降低到钟形罩支撑件119上。因此，在薄膜沉积工艺期间，钟形罩108位于晶圆106上方。以下将提供关于钟形罩108的更多细节。
139.底座116包括入口124和出口126。在薄膜沉积工艺期间，沉积材料128或前驱物流入到沉积腔室102。沉积材料128可以包括将导致在晶圆106上薄膜的沉积的材料。在沉积工艺之后，排放材料130经由出口126从沉积腔室202移除。排放材料130可以包括未使用的沉积材料、沉积工艺的副产物、或吹扫流体。吹扫流体可以包括惰性气体，例如分子氮或氩，其流入到沉积腔室202，并经由出口126从沉积腔室202携带剩余的沉积材料128和沉积副产物或其他排放材料。在实践中，入口124和出口126可配置成不同于在图2中所示的位置，而不脱离本揭示内容的范围。
140.在一个实施例中，沉积腔室202是物理气相沉积腔室。这样，盖子118包括耦合到射频电压源121的射频线圈120。物理气相沉积工艺可以包括溅镀工艺。在溅镀工艺期间，在介于射频线圈120和位于晶圆支撑件104之内的电极之间施加电压。当施加电压时，沉积材料128流入到沉积腔室202。在沉积工艺期间，钟形罩108有助于将沉积材料128保持在晶圆106
的附近。在一些实施方式中，底座116在沉积工艺期间接地。
141.在一些实施方式中，利用溅镀工艺，以在晶圆106上沉积多个金属层。在一个实施例中，使用溅镀工艺，以在晶圆106中所形成的沟槽或导孔的侧壁上沉积钛氮化物的薄层。可以利用随后的溅镀工艺或其它类型的沉积工艺，以沉积不同的材料的第二金属层。可以利用其他类型的沉积工艺和材料，而不脱离本揭示内容的范围。
142.钟形罩108包括内表面114。内表面114靠近晶圆106的表面。钟形罩108的外表面对应于靠近盖子118和远离晶圆106的表面。内表面114以锆涂层110涂覆。锆涂层110是图1的粗糙涂层109的一个实施例。锆涂层110可具有介于100纳米(nm)和5毫米(mm)之间的厚度。厚度的这个范围可以提供足够量的锆，以产生粗糙表面，沉积金属可以紧密地附着在此粗糙表面上不会脱落。如下文将更详细阐述的，较高的均方根表面粗糙度可以使得沉积材料的更好捕获或附着。具有这些厚度的锆涂层可以提供期望的表面粗糙度，尽管也可以使用其他厚度。沉积锆涂层110可以经由物理气相沉积、化学气相沉积、原子层沉积、或任何其他合适的沉积工艺。可以利用其他的厚度和沉积工艺用于锆涂层110，而不脱离本揭示内容的范围。
143.一些实施方式中，可以安全地利用钟形罩108，用于在晶圆106上沉积多种金属层。可沉积第一金属层作为在晶圆106中所形成的沟槽或导孔的侧壁上的薄阻障层。然后可沉积第二金属层作为填充沟槽或导孔的层。与第一金属层的沉积相关联的材料紧密地附着到钟形罩108的粗糙锆涂层110。在第二金属层沉积期间，来自第一金属层沉积的材料不会从钟形罩108的粗糙锆涂层110移位。因此，在第二金属层的沉积期间，没有来自钟形罩108的晶圆106的污染。
144.在一些实施方式中，第一金属是钛氮化物。钛氮化物颗粒对于以铝涂覆的钟形罩的附着相对较差。钛氮化物颗粒更能附着到钟形罩108的粗糙锆涂层110。在沉积第二金属(例如钨)期间，钛氮化物颗粒不会从粗糙锆涂层110上移位，并且在第二金属的沉积期间不会污染晶圆106。可以利用其他的材料用于第一层和第二层，而不脱离本揭示内容的范围。薄膜沉积系统200可以具有不同于关于图2所描述的配置和组件，而不脱离本揭示内容的范围。
145.图3是根据一些实施方式的钟形罩108的绘示。钟形罩108是图1和图2的钟形罩108的一个实施例。在一些实施方式中，钟形罩108由石英所制成。钟形罩108可以由其他材料所制成，这些材料高度耐用，能够承受高的温度，能够承受真空条件，并且能够承受可能与半导体工艺相关联的其他条件。
146.钟形罩108具有内表面114。锆涂层110位在钟形罩108的内表面114上。锆涂层110可以具有如先前关于图1和图2所描述的厚度、沉积工艺、和其他特性。
147.钟形罩108具有圆形水平的截面。因此，钟形罩108的底表面131是基本上圆形的。当将钟形罩放置在图2的钟形罩支撑件119上时，钟形罩108的底表面131环绕晶圆106。钟形罩108具有直径d。直径d对应于底表面131的外径。直径d可以介于35公分(cm)和100公分之间。钟形罩108具有高度h。高度h在35公分和150公分之间。钟形罩108可以具有其他尺寸和形状，而不脱离本揭示内容的范围。
148.图4a是根据一些实施方式的钟形罩108的放大的截面视图。放大的视图对应于图3的虚线圆圈133。为了便于说明，图4a的视图相对于图3的方向逆时针旋转了90
°
。钟形罩108
包括以锆涂层110涂覆的内表面114。使用图4a和图4b以说明在锆涂层110和铝涂层140(见图4b)之间在表面粗糙度的差异。
149.除非另有说明，否则如本文所使用，粗糙度数值以均方根(root mean square,rms)粗糙度数值给出，尽管也可以使用其他类型的粗糙度数值。例如，所给出粗糙度可以是作为评估的表面轮廓的算术平均偏差，作为评估的表面轮廓的最大谷深、作为评估的表面轮廓的最大峰高、作为评估的表面轮廓的偏斜度、作为评估的表面轮廓的峰度(kurtosis)、或在每个采样长度中最高峰和最低谷之间的平均距离。根据本揭示内容，本领域的技术人员将认识到，虽然这里使用均方根粗糙度，但是可以利用各种其他表面粗糙度评估，而不脱离本揭示内容的范围。
150.图4a的视图绘示了锆涂层110的表面115包括各个峰和谷。如在图4a中所示的多个峰和多个谷的高度和深度可能不对应于锆涂层110的表面115的精确表示。然而，图4a的视图有助于说明表面粗糙度的原理，特别是均方根粗糙度。
151.在图4a中，绘示了平均线m
l
。当沿着采样的长度l考虑所有峰和谷时，平均线m
l
对应于钟形罩108的顶表面的平均高度。因此，平均线m
l
是在锆涂层110的涂层的表面115的介于最高峰和最低谷之间的高度。
152.均方根粗糙度由在图4a中的线rq表示。计算均方根粗糙度rq经由采集相对于平均线m
l
的多个高度测量样本。大于平均线m
l
的高度具有正的数值。低于平均线m
l
的高度具有负的数值。个别的多个高度测量值的各者都是平方的。将所有高度测量值的平方相加并除以样本的数目。这个数值的平方根是均方根粗糙度rq，并且具有距离的单位。因此，2纳米(nm)的均方根粗糙度意指着线rq高于平均线m
l
2纳米。较大的均方根粗糙度数值表示较粗糙的表面。除非另有说明，本文所提供的粗糙度数值对应于均方根粗糙度数值。
153.锆涂层110的均方根粗糙度部分取决于在沉积工艺期间所形成的锆颗粒的尺寸。锆颗粒的尺寸部分基于沉积工艺的类型。与物理气相沉积工艺相比，原子层沉积工艺可导致锆的较小的晶粒尺寸。无电(electroless)和喷涂工艺可导致相对较大的晶粒尺寸。锆涂层110的粗糙度也可部分取决于钟形罩108的内表面114的粗糙度。可选择各种沉积工艺和沉积参数，用于沉积锆涂层110。在一些实施方式中，锆涂层110具有大于10纳米的均方根粗糙度。在一些实施方式中，锆涂层110具有大于50纳米的均方根粗糙度。在一些实施方式中，锆涂层110具有大于500纳米的均方根粗糙度。锆涂层110可以具有其他的均方根粗糙度数值，而不脱离本揭示内容的范围。
154.更一般地，锆涂层110可以用具有相似或更高粗糙度和附着性能的不同的合适的材料的粗糙涂层109来替换，而不脱离本揭示内容的范围。
155.图4b绘示了根据一些实施方式的第二钟形罩138的放大的截面视图。第二钟形罩138具有内表面139。内表面139以铝涂层140涂覆。从图4b和图4a可以看出，铝涂层140的表面141的粗糙度明显地小于钟形罩108的锆涂层110的粗糙度。换言之，铝涂层140比锆涂层110平滑得多。在一些实施方式中，铝涂层具有小于2纳米的均方根厚度。
156.图5是根据一些实施方式的薄膜沉积系统500。薄膜沉积系统500包括第一沉积腔室502a和第二沉积腔室502b。第一沉积腔室502a可基本上类似于图2的沉积腔室202。第一沉积腔室502a包括底座116a，底座116a耦合到盖子118a。晶圆支撑件104a支撑晶圆106。钟形罩支撑件119a支撑钟形罩108。钟形罩108以锆涂层110涂覆。
157.第二沉积腔室502b包括底座116b，底座116b耦合到盖子118b。晶圆支撑件104b支撑晶圆106。钟形罩支撑件119b支撑钟形罩138。钟形罩138以铝涂层140涂覆。
158.在一些实施方式中，利用第一薄膜沉积腔室502a，以在晶圆106上沉积多个金属层。例如，可利用第一薄膜沉积腔室502a，以沉积钛氮化物层、钨层、铜层、铝层、钽层、或其他金属层。在一些实施方式中，可利用第二薄膜沉积腔室502b，以沉积多个介电层。例如，可利用第二薄膜沉积腔室502b，以沉积硅氧化物、硅氮化物、四乙基正硅烷(teos)、硅碳化物、或其他的介电层。利用包括铝涂层140的钟形罩138，用于在沉积腔室502b中多个介电层的沉积。利用包括锆涂层110的钟形罩108，用于在沉积腔室502a中多个金属层的沉积。机械手臂或其他传送机构可在介于第一沉积腔室502a和第二沉积腔室502b之间传送晶圆106，用于各个金属和介电质沉积工艺。
159.图6是根据一些实施方式的晶圆106的截面视图。晶圆106处于磁性随机存取记忆体单元(mram)的磁性穿隧接面151的中间工艺阶段。晶圆106包括多个介电层150、154、156、和158。多个导电结构152形成在介电层150中。
160.磁性穿隧接面151包括第一金属层160和第二金属层162。在一个实施例中，第一金属层包括钛氮化物。在一个实施例中，第二金属层162包括钽氮化物。第二金属层162对应于磁性随机存取记忆体单元149的磁性穿隧接面。沉积第一金属层160和第二金属层162可在图2的沉积腔室202中。更具体地，在第一金属层160和第二金属层162的沉积期间，包括锆涂层110的钟形罩108可放置在晶圆106上方。继续第一金属层160其包括钛氮化物的实施例，钛氮化物沉积副产物紧密地附着到锆涂层110。在第二金属层的沉积期间，钛氮化物沉积副产物不会从钟形罩108的锆涂层110脱落到晶圆106上。结果是磁性穿隧接面和磁性随机存取记忆体单元149正常地运作。多个金属层160和162可包括除了以上所描述的材料之外的其他材料，而不脱离本揭示内容的范围。
161.晶圆106包括形成在多个介电层158、156和154中的多个导电导孔165。一些导电导孔165可将金属层162电性连接到一或多个导电结构152(电性结构)。导电导孔165可包括钛氮化物阻障层、和钨或铜填充材料。沉积导电导孔165的金属材料可以在当被包括锆涂层110的钟形罩108所覆盖时。导电导孔165可具有不同于以上所描述的那些材料的其他材料，而不脱离本揭示内容的范围。
162.在一个实施例中，介电层150包括硅氧化物。介电层154是硅化物阻挡层(sbl)，并且可以包括硅碳化物或另一种合适的材料。介电层156可包括铝氧化物。介电层158可包括硅氧化物。可以利用其他的材料用于多个介电层150、154、156、和158，而不脱离本揭示内容的范围。
163.在一些实施方式中，沉积多个介电层150、154、156、和158可在当钟形罩108位在晶圆106上方时。沉积多个介电层150、154、156、和158可在与金属层160和162相同的沉积腔室中。替代地，沉积多个介电层150、154、156、和158可在当以钟形罩108覆盖的同时在与金属层160和162分隔的沉积腔室中。
164.在一些实施方式中，沉积多个介电层150、154、156、和158可在当钟形罩138位在晶圆106上方时。沉积多个介电层150、154、156、和158可在与金属层160和162分隔的沉积腔室中，同时以钟形罩138覆盖。
165.图7是根据一些实施方式的晶圆106的截面视图。晶圆106处于用于逻辑晶体管的
金属互连件的中间工艺阶段。晶圆106包括多个介电层150、154、156、158、和164。多个导电结构152形成在介电层150中。
166.在图7的实施例中，多个导电导孔165处于工艺的一中间阶段。这些导孔已经被打开，并且导电材料166已经形成在介电层164上和导孔的侧壁上。在一些实施方式中，层166是钛氮化物其在钟形罩108的存在的情况下沉积。在钛氮化物的沉积之后，可在阻障层166上沉积铜晶种层。然后可将铜填充材料沉积在铜晶种层上，以填充导电导孔165。可以利用其他材料用于导电导孔，而不脱离本揭示内容的范围。因为沉积金属层是在钟形罩108存在的情况下，所以钛氮化物或其他碎片不会掉落到铜晶种层上或用于形成导电导孔165的其他层上。
167.在一个实施例中，介电层150可包括硅氧化物。介电层154是硅化物阻挡层(silicide blocking layer,sbl)，并且可包括硅碳化物或另一种合适的材料。介电层156可包括铝氧化物。介电层158可包括硅氧化物。介电层164可包括无氮的抗反射涂层(nitrogen free antireflective coating，nfarc)，例如硅碳化物。可以利用其他的材料用于多个介电层150、154、156、和158，而不脱离本揭示内容的范围。
168.在一些实施方式中，可在当钟形罩108位在晶圆106上方时沉积多个介电层150、154、156、158、和164。沉积多个介电层150、154、156、158、和164可在与金属层166和与导电导孔165相关联的其他金属层的沉积相同的沉积腔室中。替代地，沉积多个介电层150、154、156、和158可在与金属层分隔的沉积腔室中。
169.在一些实施方式中，沉积多个介电层150、154、156、158、和164可在当钟形罩138位于晶圆106上方时。沉积多个介电层150、154、156、150、和164可在以钟形罩138覆盖时在与金属层分隔的沉积腔室中。
170.晶圆106可以包括其他的结构、材料、沉积工艺，而不脱离本揭示内容的范围。
171.图8包括根据一些实施方式的多个钟形罩涂层的多个绘示170、172、174、和176。绘示170是钟形罩138的铝涂层140的俯视图。绘示172是钟形罩108的锆涂层110的俯视图。绘示170和172示出了锆涂层110明显地比铝涂层140粗糙，并且因此提供了与在钟形罩108的存在下所沉积的钛氮化物或其他金属更好的附着性。
172.绘示174是钟形罩138的铝涂层140的截面视图。绘示176是钟形罩108的锆涂层110的截面视图。绘示174和176示出了锆涂层110明显地比铝涂层140粗糙。
173.图9包括根据一些实施方式的图180和绘示182。绘示182包括从钟形罩移位并落在晶圆上的碎片颗粒186。图180是一发射光谱。多个峰值和发射光谱对应于在不同的波长的发射的强度。多个波长中的各者与一材料相关联。根据碎片颗粒186的材料，在图9中的峰184可对应于氧、碳、硅、钛、氮、或其他材料中的一或多者。
174.图10是根据一些实施方式的薄膜沉积系统1000的分解视图。薄膜沉积系统1000包括底座116、盖子118、晶圆支撑件104。晶圆支撑件104可耦合到石英绝缘体192。石英绝缘体192耦合到下屏蔽件190。石英绝缘体192可以是晶圆支撑件104的部分。薄膜沉积系统1000包括内屏蔽件198和外屏蔽件199。薄膜沉积系统1000包括多个陶瓷销194和196。薄膜沉积系统1000包括钟形罩108，钟形罩108包括锆涂层110。薄膜沉积系统1000可包括其他的组件或配置，而不脱离本揭示内容的范围。
175.图11是根据一些实施方式的用于操作半导体工艺系统的方法1100的流程图。在步
骤1102，方法1100包括在半导体工艺腔室中支撑基板。基板的一个实施例是图1的晶圆106。半导体工艺腔室的一个实施例是图1的工艺腔室102。在步骤1104，方法1100包括将在内表面上具有锆涂层的钟形罩放置在基板上方。钟形罩的一个实施例是图2的钟形罩108。锆涂层的一个实施例是图3的锆涂层110。在步骤1106，方法包括在钟形罩的存在的情况下在基板上沉积第一金属。第一金属的一个实施例是图6的金属层160。在步骤1108，方法包括在钟形罩的存在的情况下在基板上沉积第二金属。第二金属的一个实施例是图6的金属层162。
176.图12是根据一些实施方式的用于操作半导体工艺系统的方法1200的流程图。在步骤1202，方法1200包括将具有以铝涂覆的内部的第一钟形罩放置在基板上方。基板的一个实施例是图1的晶圆106。第一钟形罩的一个实施例是图5的钟形罩138。在步骤1204，方法1200包括当第一钟形罩在基板上方时，在基板上沉积介电材料。介电材料的一个实施例是图6的介电层158。在步骤1206，方法1200包括在基板上方放置第二钟形罩，第二钟形罩具有以锆涂覆的内部。第二钟形罩的一个实施例是图2的钟形罩108。在步骤1208，方法1200包括当第二钟形罩在基板上方时，在基板上沉积金属。金属的一个实施例是图6的金属层160。
177.本揭示内容的多个实施方式减少了在半导体工艺系统中基板(例如晶圆)的污染。将晶圆支撑在半导体工艺腔室之内。钟形罩覆盖在半导体工艺腔室之内的晶圆。钟形罩的内表面以粗糙材料涂覆。当执行半导体工艺时，粗糙材料提供了对于存在于半导体工艺系统之内的颗粒或碎片的优异附着。当使用钟形罩在随后的半导体工艺中时，来自先前的半导体工艺的碎片或颗粒不会从钟形罩的内表面脱落并掉落到晶圆上，因为颗粒或碎片紧密地附着在粗糙涂层。结果是半导体工艺期间较少的晶圆的污染。这继而导致更高的晶圆良率和从晶圆所切割的多个更好的功能性集成电路。
178.一个实施方式是一种方法，包括在半导体工艺腔室中支撑基板，并在基板上方放置钟形罩，此钟形罩在内表面上具有锆涂层。此方法包括在钟形罩的存在的情况下在基板上沉积第一金属，以及在钟形罩存在的情况下在基板上沉积第二金属。
179.一个实施方式是一种方法，包括在基板上方放置第一钟形罩，第一钟形罩具有以铝涂覆的内部，并且当第一钟形罩在基板上方时，在基板上沉积介电材料。此方法包括在基板上方放置第二钟形罩，第二钟形罩具有以锆涂覆的内部，并且当第二钟形罩在基板上方时，在基板上沉积金属。
180.一个实施方式是一种半导体工艺系统，包括工艺腔室、配置为在工艺腔室之内支撑基板的基板支撑件、以及钟形罩支撑件。此系统包括钟形罩和沉积设备，钟形罩包括以锆涂覆的内表面并配置为当放置在钟形罩支撑件上时覆盖基板支撑件，沉积设备配置为当基板被支撑在基板支撑件上并被钟形罩覆盖时在基板上沉积金属。
181.本揭示内容的一些实施方式提供了一种操作半导体工艺系统的方法，包含：在半导体工艺腔室中支撑基板；将在内表面上具有锆涂层的钟形罩放置在基板上方；在钟形罩的存在的情况下在基板上沉积第一金属；以及在钟形罩的存在的情况下在基板上沉积第二金属。
182.在一些实施方式中，在操作半导体工艺系统的方法中，沉积第一金属包括沉积钛氮化物。
183.在一些实施方式中，在操作半导体工艺系统的方法中，沉积第二金属包括沉积钽氮化物。
184.在一些实施方式中，操作半导体工艺系统的方法还包含利用第一金属和第二金属形成磁性随机存取记忆体单元的磁性穿隧接面。
185.在一些实施方式中，在操作半导体工艺系统的方法中，第二金属包括铜。
186.在一些实施方式中，操作半导体工艺系统的方法还包含在钟形罩上方放置盖子，此盖子包括射频谐振器。
187.在一些实施方式中，操作半导体工艺系统的方法还包含经由利用射频谐振器执行物理气相沉积来沉积第一金属。
188.在一些实施方式中，在操作半导体工艺系统的方法中，钟形罩是石英。
189.本揭示内容的一些实施方式提供了一种操作半导体工艺系统的方法，包含：将内部具有以铝涂覆内部的第一钟形罩放置在基板上方；当第一钟形罩在基板上方时在基板上沉积介电材料；将具有以锆涂覆内部的第二钟形罩放置在基板上方；以及当第二钟形罩在基板上方时在基板上沉积金属。
190.在一些实施方式中，在操作半导体工艺系统的方法中，介电材料包括硅氧化物。
191.在一些实施方式中，在操作半导体工艺系统的方法中，金属包括钛氮化物。
192.在一些实施方式中，操作半导体工艺系统的方法，还包含：当基板在第一半导体工艺腔室时沉积介电材料；以及当基板在第二半导体工艺腔室时沉积金属。
193.在一些实施方式中，操作半导体工艺系统的方法还包含当基板在相同的沉积腔室时，在基板上沉积介电材料和金属。
194.在一些实施方式中，在操作半导体工艺系统的方法中，第二沉积工艺是物理气相沉积工艺。
195.本揭示内容的又另一些实施方式提供了一种半导体工艺系统，包含：工艺腔室、基板支撑件、钟形罩支撑件、钟形罩、以及沉积设备。基板支撑件配置为支撑在工艺腔室之内的基板。钟形罩包括以锆涂覆的内表面，并且配置为当放置在钟形罩支撑件上时覆盖基板支撑件。沉积设备配置为当基板被支撑基板支撑件上且被钟形罩所覆盖时，在基板上沉积金属。
196.在一些实施方式中，在半导体工艺系统中，锆具有介于100纳米和5毫米之间的厚度。
197.在一些实施方式中，在半导体工艺系统中，锆具有介于50纳米和2微米之间的均方根表面粗糙度。
198.在一些实施方式中，在半导体工艺系统中，沉积设备包括盖子其配置为覆盖钟形罩并且具有射频线圈。
199.在一些实施方式中，在半导体工艺系统中，射频线圈配置为协助执行物理气相沉积工艺以沉积金属。
200.在一些实施方式中，在半导体工艺系统中，金属是钛氮化物。
201.以上概述了数个实施方式的多个特征，以便本领域技术人员可较佳地理解本揭示内容的多个态样。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他工艺和结构的设计或修改的基础，以实现与在此介绍的实施方式的相同的目的，和/或达到相同的优点。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可进行各种改变、替换、和变更，而不脱离本揭示内容的精神和范围。