三维半导体结构及其形成方法与流程

1.本公开涉及半导体制造技术领域，尤其涉及一种三维半导体结构及其形成方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅电极与字线电连接、源电极与位线电连接、漏电极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
3.为了增大存储容量，dram等半导体结构已从垂直结构向水平结构发展，但是，水平结构的dram的集成度还有待提高。
4.因此，如何提高半导体结构的集成度，从而扩大半导体结构的应用领域，是当前亟待解决的技术问题。


技术实现要素：

5.本公开一些实施例提供的半导体结构及其形成方法，用于解决半导体结构的集成度较低的问题，以扩大半导体结构的应用领域。
6.根据一些实施例，本公开提供了一种三维半导体结构，包括：
7.衬底；
8.器件结构，位于所述衬底的顶面上，包括沿第一方向间隔排布的存储行，所述存储行包括沿第二方向间隔排布的存储单元、以及位于相邻所述存储单元之间的间隙，所述存储单元包括第一堆叠层和字线结构，所述字线结构包括位于所述第一堆叠层内的第一部分、以及沿所述第一方向延伸出所述第一堆叠层的第二部分，至少存在相邻的两个所述存储行，一个所述存储行中的所述存储单元的所述第二部分延伸至另一个所述存储行中的所述间隙内，所述第一方向和所述第二方向均为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向相交。
9.在一些实施例中，所述第一堆叠层包括沿第三方向间隔排布的第一半导体层，所述第一半导体层包括沿所述第一方向间隔排布的第一半导体柱，所述第三方向为垂直于所述衬底的顶面的方向；
10.所述字线结构包括沿所述第三方向间隔排布的字线，所述字线沿所述第一方向延伸，所述字线包括连续包覆沿所述第一方向间隔排布的所述第一半导体柱的第一子部分、以及沿所述第一方向延伸出所述第一半导体层并与所述第一子部分电连接的第二子部分，沿所述第三方向任意相邻的两条所述字线中，较靠近所述衬底的一条所述字线的所述第二子部分沿所述第一方向突出于另一条所述字线的所述第二子部分。
11.在一些实施例中，所述第一半导体层沿所述第二方向延伸；所述器件结构还包括：
12.第二堆叠层，包括沿所述第三方向间隔排布的第二半导体层，所述第二半导体层
沿所述第一方向延伸，沿所述第三方向相邻的两个所述第二半导体层中，较靠近所述衬底的一个所述第二半导体层沿所述第一方向突出于另一个所述第二半导体层，多个所述第二子部分分别包覆多个所述第二半导体层。
13.在一些实施例中，所述第一半导体层的材料和所述第二半导体层的材料均为包括掺杂离子的硅材料。
14.在一些实施例中，所述存储单元还包括：
15.插塞结构，包括沿第一方向间隔排布的字线插塞，所述字线插塞沿所述第三方向延伸、且与所述字线的所述第二子部分电连接。
16.在一些实施例中，所述存储单元还包括：
17.位线结构，包括沿所述第一方向间隔排布的位线，所述位线沿所述第三方向延伸；
18.所述第一半导体柱包括沿所述第二方向分布于所述位线相对两侧、且与所述位线电连接的两个子半导体柱，所述字线的所述第一子部分连续包覆沿所述第一方向间隔排布的所述子半导体柱。
19.在一些实施例中，所述子半导体柱包括沟道区、以及沿所述第二方向分布于所述沟道区的相对两侧的源极区和漏极区，所述位线与所述源极区相邻并电连接；所述存储单元还包括：
20.电容结构，位于所述衬底上，所述电容结构与所述漏极区相邻并电连接；
21.支撑结构，位于所述衬底上，所述支撑结构包括相互连接的第一子支撑结构和第二子支撑结构，所述第一子支撑结构位于所述第一堆叠层内，所述第二子支撑结构环绕所述第一堆叠层的外周和所述第二部分的外周分布。
22.在一些实施例中，所述第二部分沿所述第一方向的长度小于所述第一堆叠层沿所述第一方向的长度。
23.在一些实施例中，沿所述第一方向间隔排布的多个所述存储行依次排序，位于第奇数位的多个所述存储行沿所述第一方向对准排布，且位于第偶数位的多个所述存储行沿所述第一方向对准排布。
24.在一些实施例中，所述存储单元还包括位线结构，两个所述字线结构沿所述第二方向分布于所述位线结构的相对两侧，且两个所述字线结构的所述第二部分位于所述第一堆叠层的相对两侧。
25.在一些实施例中，位于第偶数位的所述存储行中的所述存储单元的两个所述第二部分分别延伸至与第偶数位的所述存储行相邻的两个第奇数位的所述存储行中的所述间隙内，位于第奇数位的所述存储行中的所述存储单元的两个所述第二部分分别延伸至与第奇数位的所述存储行相邻的两个第偶数位的所述存储行中的所述间隙内。
26.在一些实施例中，在所述第一方向和所述第三方向共同构成的平面内，延伸至同一所述间隙内的两个第二部分的投影部分重叠。
27.在一些实施例中，所述存储单元还包括位线结构，两个所述字线结构沿所述第二方向分布于所述位线结构的相对两侧，且两个所述字线结构的所述第二部分位于所述第一堆叠层的同一侧。
28.在一些实施例中，位于第奇数位的所述存储行中的所述第二部分的延伸方向与位于第偶数位的所述存储行中的所述第二部分的延伸方向相反。
29.根据另一些实施例，本公开还提供了一种如上任一项所述的三维半导体结构的形成方法，包括如下步骤：
30.提供衬底；
31.形成器件结构于所述衬底的顶面上，所述器件结构包括沿第一方向间隔排布的存储行，所述存储行包括沿第二方向间隔排布的存储单元、以及位于相邻所述存储单元之间的间隙，所述存储单元包括第一堆叠层和字线结构，所述字线结构包括位于所述第一堆叠层内的第一部分、以及沿所述第一方向延伸出所述第一堆叠层的第二部分，至少存在相邻的两个所述存储行，一个所述存储行中的所述存储单元的所述第二部分延伸至另一个所述存储行中的所述间隙内，所述第一方向和所述第二方向均为平行于所述衬底的顶面的方向，且所述第一方向与所述第二方向相交。
32.本公开一些实施例提供的三维半导体结构及其形成方法，通过在衬底上设置包括沿第一方向间隔排布的存储行的器件结构，所述存储行包括沿第二方向间隔排布的存储单元、以及位于相邻所述存储单元之间的间隙，并使得一个所述存储行中的所述存储单元中的字线结构延伸至另一个所述存储行中的所述间隙内，使得能够从相邻两个存储单元之间的所述间隙将字线信号引出，从而能够充分利用所述衬底表面的空间，提高三维半导体结构的集成度。另外，本公开将所述字线结构的端部形成台阶状，从而便于将所述字线结构中每条字线的信号引出，进一步提高了所述三维半导体结构的集成度。而且，本公开的存储单元中两个晶体管共用一条位线，有助于进一步缩小三维半导体结构的尺寸，进一步提高三维半导体结构的集成度。
附图说明
33.附图1是本公开具体实施方式的一实施例中三维半导体结构的俯视示意图；
34.附图2是本公开具体实施方式的一实施例中存储单元的俯视示意图；
35.附图3是本公开具体实施方式的另一实施例中三维半导体结构的俯视示意图；
36.附图4是本公开具体实施方式的另一实施例中存储单元的俯视结构示意图；
37.附图5是本公开具体实施方式中字线结构的第二部分的截面示意图；
38.附图6是本公开具体实施方式三维半导体结构的形成方法流程图；
39.附图7a-7f是本公开具体实施方式在形成三维半导体结构的过程中主要的工艺结构示意图。
具体实施方式
40.下面结合附图对本公开提供的三维半导体结构及其形成方法的具体实施方式做详细说明。
41.本公开提供了一种三维半导体结构，附图1是本公开具体实施方式的一实施例中三维半导体结构的俯视示意图，附图2是本公开具体实施方式的一实施例中存储单元的俯视示意图，附图3是本公开具体实施方式的另一实施例中三维半导体结构的俯视示意图，附图4是本公开具体实施方式的另一实施例中存储单元的俯视结构示意图，附图5是本公开具体实施方式中字线结构的第二部分的截面示意图。本具体实施方式中所述的三维半导体结构可以是但不限于dram。如图1-图5所示，所述三维半导体结构，包括：
42.衬底10；
43.器件结构，位于所述衬底10的顶面上，包括沿第一方向d1间隔排布的存储行12，所述存储行12包括沿第二方向d2间隔排布的存储单元、以及位于相邻所述存储单元之间的间隙11，所述存储单元包括第一堆叠层29和字线结构，所述字线结构包括位于所述第一堆叠层29内的第一部分201、以及沿所述第一方向d1延伸出所述第一堆叠层29的第二部分202，至少存在相邻的两个所述存储行12，一个所述存储行12中的所述存储单元的所述第二部分202延伸至另一个所述存储行12中的所述间隙11内，所述第一方向d1和所述第二方向d2均为平行于所述衬底10的顶面的方向，且所述第一方向d1与所述第二方向d2相交。
44.具体来说，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他示例中，所述衬底10可以为氮化镓、砷化镓、碳化镓、碳化硅或soi等半导体衬底。所述衬底10用于支撑在其上方的所述器件结构。所述衬底10的顶面是指所述衬底10朝向所述器件结构的表面。所述器件结构中包括沿所述第一方向d1间隔排布的多个所述存储行12，且每个所述存储行12包括沿与所述第一方向d1相交的所述第二方向d2间隔排布的多个所述存储单元，从而在所述衬底10的顶面上排布规则排布多个所述存储单元，以充分利用所述衬底10顶面的面积，提高所述三维半导体结构的集成度。本具体实施方式中所述的相交可以是垂直相交(即正交)，也可以是倾斜相交。本具体实施方式中所述的多个是指两个以上。
45.所述字线结构包括与所述第一堆叠层29中的所述存储单元电连接的所述第一部分201、以及延伸出所述第一堆叠层29并用于与外界控制信号电连接的所述第二部分202，所述第一部分201与所述第二部分202可以均沿所述第一方向d1延伸，且所述第一部分201与所述第二部分202电连接。本具体实施方式通过使一个所述存储行12中的所述存储单元的所述第二部分202延伸至另一个所述存储行12中的所述间隙11内，从而能够更加充分的利用所述衬底10的顶面的空间，使得所述器件结构内部的多个所述存储单元的排布更加紧凑，以缩小所述三维半导体结构的尺寸，提高所述三维半导体结构的集成度。
46.在一些实施例中，所述第一堆叠层29包括沿第三方向d3间隔排布的第一半导体层，所述第一半导体层包括沿所述第一方向d1间隔排布的第一半导体柱28，所述第三方向d3为垂直于所述衬底10的顶面的方向；
47.所述字线结构包括沿所述第三方向d3间隔排布的字线23，所述字线23沿所述第一方向d1延伸，所述字线23包括连续包覆沿所述第一方向d1间隔排布的所述第一半导体柱28的第一子部分521、以及沿所述第一方向d1延伸出所述第一半导体层并与所述第一子部分521电连接的第二子部分522，沿所述第三方向d3任意相邻的两条所述字线中，较靠近所述衬底10的一条所述字线23的所述第二子部分522沿所述第一方向d1突出于另一条所述字线23的所述第二子部分522。
48.为了对所述字线结构的所述第二部分202进行支撑，以提高所述存储单元的结构稳定性，在一些实施例中，所述第一半导体层沿所述第二方向d2延伸；所述器件结构还包括：
49.第二堆叠层，包括沿所述第三方向d3间隔排布的第二半导体层51，所述第二半导体层51沿所述第一方向d1延伸，沿所述第三方向d3相邻的两个所述第二半导体层51中，较靠近所述衬底10的一个所述第二半导体层51沿所述第一方向d1突出于另一个所述第二半
导体层51，多个所述第二子部分522分别包覆多个所述第二半导体层51。
50.具体来说，所述存储单元包括沿所述第一方向d1排布的所述第一堆叠层29和所述第二堆叠层。所述字线结构包括沿所述第三方向d3间隔排布的多条所述字线23，所述字线23沿所述第一方向d1延伸，且包括位于所述第一堆叠层29中的所述第一子部分521和位于所述第二堆叠层中的所述第二子部分522。沿所述第三方向d3间隔排布的多个所述第一子部分521构成所述字线结构的所述第一部分201，沿所述第三方向d3间隔排布的多个所述第二子部分522构成所述字线结构的所述第二部分202。所述字线23的所述第一子部分521连续包覆沿所述第一方向d1间隔排布的所述第一半导体柱28，所述字线23的所述第二子部分522包覆所述第二半导体层51。其中，同一条所述字线23中的所述第一子部分521与所述第二子部分522可以同步形成，从而使得同一条所述字线23中的所述第一子部分521与所述第二子部分522之间无接触界面，以在简化所述三维半导体结构的制程工艺的同时，降低所述字线结构内部的电阻。在一实施例中，沿所述第三方向d3相邻的所述第一子部分521之间还设置有第一隔离层531，用于电性隔离相邻的所述第一子部分521；沿所述第三方向d3相邻的所述第二子部分522之间还设置有第二隔离层532，用于电性隔离相邻的所述第二子部分522。其中，所述第一隔离层531和所述第二隔离层532的材料可以相同，例如均为氧化物材料(例如二氧化硅)。
51.所述第二堆叠层中沿所述第三方向d3相邻的两个所述第二半导体层51中，较靠近所述衬底10的一个所述第二半导体层51沿所述第一方向d1突出于另一个所述第二半导体层51，从而使得所述第二堆叠层远离所述第一堆叠层29的端部形成台阶状结构，从而使得分别包覆多个所述第二半导体层51的多条所述字线23的所述第二子部分522的端部也形成台阶状结构，便于将每条所述字线23的信号自所述第二子部分522的端部引出，不仅有助于进一步提高所述三维半导体结构的制程工艺，还能简化所述三维半导体结构的字线引出制程，从而降低所述三维半导体结构的制造成本。
52.在一实施例中，所述存储单元还包括位于所述字线23的所述第一子部分521与所述第一半导体柱28之间的第一介质层501、以及位于所述字线23的所述第二子部分522与所述第二半导体层51之间的第二介质层502。其中，所述第一介质层501可以作为所述存储单元中的栅极介质层。在一实施例中，所述第一介质层501和所述第二介质层502的材料可以均为氧化物材料(例如二氧化硅)。
53.在一实施例中，所述存储单元还包括第三隔离层54，所述第三隔离层54至少覆盖所述第二堆叠层远离所述第一堆叠层29一侧的台阶状端部，以进一步避免相邻所述第二子部分522之间的短路。
54.在一些实施例中，所述第一半导体层的材料和所述第二半导体层51的材料均为包括掺杂离子的硅材料，从而可以同步形成所述第一半导体层和所述第二半导体层51，有助于简化所述三维半导体结构的制成工艺。采用包括掺杂离子的硅材料来形成所述第一半导体层和所述第二半导体层51，可以增强所述第一半导体层和所述第二半导体层51的导电性，降低所述存储单元内部的接触电阻。
55.在一些实施例中，所述存储单元还包括：
56.插塞结构，包括沿第一方向d1间隔排布的字线插塞，所述字线插塞沿所述第三方向d3延伸、且与所述字线23的所述第二子部分522电连接。
57.具体来说，所述字线插塞与所述第二子部分522远离所述第一子部分521的端部接触电连接，即多个所述字线插塞分别与具有台阶状结构的所述第二部分202的多个台阶顶面电连接。所述字线插塞包括第一导电柱552和位于所述第一导电柱552顶面的第一插塞25。在一实施例中，所述字线插塞还可以包括包覆所述第一导电柱552且与所述第二子部分522接触电连接的第一扩散阻挡层551、以及包覆所述第一插塞25且与所述第一导电柱552和所述第一扩散阻挡层551电接触连接的第一导电层56，以减少相邻所述字线插塞之间的漏电，降低所述字线插塞内部的电阻。所述外界控制信号(例如读取信号或者写入信号)经所述字线插塞、所述第二子部分522传输至所述第一堆叠层29内的所述第一子部分521。
58.在一些实施例中，所述存储单元还包括：
59.位线结构21，包括沿所述第一方向d1间隔排布的位线27，所述位线27沿所述第三方向d3延伸；
60.所述第一半导体柱28包括沿所述第二方向d2分布于所述位线27相对两侧、且与所述位线27电连接的两个第一子半导体柱，所述字线23的所述第一子部分521连续包覆沿所述第一方向d1间隔排布的所述第一子半导体柱。
61.在一些实施例中，所述第一子半导体柱包括沟道区、以及沿所述第二方向d2分布于所述沟道区的相对两侧的源极区和漏极区，所述位线27与所述源极区相邻并电连接；所述存储单元还包括：
62.电容结构22，位于所述衬底10上，所述电容结构22与所述漏极区相邻并电连接；
63.支撑结构24，位于所述衬底10上，所述支撑结构24包括相互连接的第一子支撑结构和第二子支撑结构，所述第一子支撑结构位于所述第一堆叠层29内，所述第二子支撑结构环绕所述第一堆叠层29的外周和所述第二部分202的外周分布。
64.具体来说，如图2和图4所示，所述第一堆叠层29包括位线结构21、沿所述第二方向d2分布于所述位线结构21相对两侧的晶体管结构、以及沿所述第二方向d2位于所述晶体管结构远离所述位线结构21一侧的所述电容结构。所述晶体管结构包括沿所述第一方向d1间隔排布的多个晶体管。所述第一子半导体柱包括位于所述晶体管结构中的有源柱和位于所述电容结构中的导电柱。所述有源柱包括所述沟道区、以及沿所述第二方向d2分布于所述沟道区的相对两侧的所述源极区和所述漏极区，所述字线23的所述第一子部分521连续包覆沿所述第一方向d1间隔排布的多个所述沟道区。
65.所述位线27沿所述第三方向d3延伸，且所述位线27的顶面与位线插塞26电连接，以通过所述位线插塞26将所述位线27引出。本具体实施方式通过沿所述第二方向d2排布的两个所述晶体管共用一条所述位线27，从而能够进一步减小所述存储单元的尺寸，提高所述器件结构的集成度。所述支撑结构24环绕所述第一堆叠层29和所述第二堆叠层的外周设置，并延伸至所述第一堆叠层29的内部和所述第二堆叠层的内部，一方面，用于支撑所述存储单元；另一方面，还用于隔离相邻的所述存储单元，避免相邻所述存储单元之间的信号串扰。
66.在一些实施例中，所述第二部分202沿所述第一方向d1的长度小于所述第一堆叠层29沿所述第一方向d1的长度，以减小所述存储单元的尺寸，并降低所述器件结构内部的寄生电容效应。
67.在一些实施例中，沿所述第一方向d1间隔排布的多个所述存储行12依次排序，位
于第奇数位的多个所述存储行12沿所述第一方向d1对准排布，且位于第偶数位的多个所述存储行12沿所述第一方向d1对准排布，从而使得多个所述存储单元规则排布，以在提高所述三维半导体结构的集成度的同时，进一步简化所述三维半导体结构的制程工艺。
68.在一些实施例中，所述存储单元还包括位线结构21，两个所述字线结构沿所述第二方向d2分布于所述位线结构21的相对两侧，且两个所述字线结构的所述第二部分202位于所述第一堆叠层29的相对两侧。
69.在一些实施例中，位于第偶数位的所述存储行12中的所述存储单元的两个所述第二部分202分别延伸至与第偶数位的所述存储行12相邻的两个第奇数位的所述存储行12中的所述间隙11内，位于第奇数位的所述存储行12中的所述存储单元的两个所述第二部分202分别延伸至与第奇数位的所述存储行12相邻的两个第偶数位的所述存储行12中的所述间隙11内。
70.在一些实施例中，在所述第一方向d1和所述第三方向d3共同构成的平面内，延伸至同一所述间隙11内的两个第二部分202的投影部分重叠，以减小相邻第奇数位的所述存储行12之间的距离、以及相邻第偶数位的所述存储行12之间的距离，从而进一步缩小所述器件结构的尺寸，提高所述三维半导体结构的集成度。
71.具体来说，如图2所示，所述存储单元内的两个所述字线结构的所述第二部分202的延伸方向相反，例如，一个所述字线结构的所述第二部分202沿所述第一方向d1的正方向延伸出所述第一堆叠层29，另一个所述字线结构的所述第二部分202沿所述第一方向d1的负方向延伸出所述第一堆叠层29。所述存储单元的两个所述第二部分202沿所述第一方向d1分别延伸至沿所述第一方向d1间隔排布的两个所述间隙11内，如图1所示。采用这种结构，能够增大所述存储单元内两个所述第二部分202之间的距离，从而降低分别与两个所述第二部分202电连接所述字线插塞之间的电容寄生效应，进而减小所述存储单元内部的漏电，改善所述三维半导体结构的电性能。
72.在一些实施例中，所述存储单元还包括位线结构21，两个所述字线结构沿所述第二方向d2分布于所述位线结构21的相对两侧，且两个所述字线结构的所述第二部分202位于所述第一堆叠层29的同一侧。
73.在一些实施例中，位于第奇数位的所述存储行12中的所述第二部分202的延伸方向与位于第偶数位的所述存储行12中的所述第二部分202的延伸方向相反。
74.具体来说，如图4所示，所述存储单元内的两个所述字线结构的所述第二部分202的延伸方向相同，例如，两个所述字线结构的所述第二部分202均沿所述第一方向d1的正方向延伸出所述第一堆叠层29；或者，两个所述字线结构的所述第二部分202均沿所述第一方向d1的负方向延伸出所述第一堆叠层29。举例来说，如图3所示，位于第奇数位的所述存储行12中的所述第二部分202均沿所述第一方向d1的负方向延伸，位于第偶数位的所述存储行12中的所述第二部分202均沿所述第一方向d1的正方向延伸，从而充分利用所述衬底10顶面的面积，进一步提高所述三维半导体结构的集成度。
75.本具体实施方式还提供了一种如上任一项所述的三维半导体结构的形成方法，附图6是本公开具体实施方式三维半导体结构的形成方法流程图，附图7a-7f是本公开具体实施方式在形成三维半导体结构的过程中主要的工艺结构示意图。本具体实施方式形成的三维半导体结构的示意图可以参见图1-图5。其中，图7a是本具体实施方式形成的三维半导体
结构中存储单元的俯视结构示意图，图7b-图7f是从图7a中的第一位置a-a、第二位置b-b、第三位置c-c、第四位置d-d、第五位置e-e中的任一个或者两个以上位置在所述存储单元形成过程中的部分截面示意图，以清楚的表明所述存储单元的形成工艺。如图1-图6、图7a-图7f所示，所述三维半导体结构的形成方法，包括如下步骤：
76.步骤s61，提供衬底10。
77.步骤s62，形成器件结构于所述衬底10的顶面上，所述器件结构包括沿第一方向d1间隔排布的存储行12，所述存储行12包括沿第二方向d2间隔排布的存储单元、以及位于相邻所述存储单元之间的间隙11，所述存储单元包括第一堆叠层29和字线结构，所述字线结构包括位于所述第一堆叠层29内的第一部分201、以及沿所述第一方向d1延伸出所述第一堆叠层29的第二部分202，至少存在相邻的两个所述存储行12，一个所述存储行12中的所述存储单元的所述第二部分202延伸至另一个所述存储行12中的所述间隙11内，所述第一方向d1和所述第二方向d2均为平行于所述衬底10的顶面的方向，且所述第一方向d1与所述第二方向d2相交。
78.举例来说，于所述衬底10的顶面同时形成均具有超晶格堆栈结构的所述第一堆叠层29和第二堆叠层73，如图7b所示。于所述第一堆叠层29中定义位线区域、沿所述第二方向d2位于所述位线区域的相对两侧的晶体管区域、以及沿所述第二方向d2位于所述晶体管区域远离所述位线区域一侧的电容区域。所述第一堆叠层29的所述晶体管区域与所述第二堆叠层73沿所述第一方向d1排布且接触连接。所述第一堆叠层29包括沿第三方向d3交替堆叠的第一半导体层74和第一牺牲层70，所述第二堆叠层73包括沿所述第三方向d3交替堆叠的第二半导体层51和第二牺牲层80。其中，所述第三方向d3为垂直于所述衬底10的顶面的方向。所述第一半导体层74和所述第二半导体层51同步形成且材料均为包括掺杂离子的硅材料，其中，所述掺杂离子可以是但不限于n型离子，以增强所述第一半导体层74和所述第二半导体层51的导电性。
79.之后，图案化所述第一堆叠层29和所述第二堆叠层73，于所述第一堆叠层29中形成第一沟槽、并同时形成用于断开所述第一堆叠层29和所述第二堆叠层73的连接的第二沟槽，通过所述第一沟槽将所述第一堆叠层29中的所述第一半导体层29中的所述第一半导体层74分隔为沿所述第一方向间隔排布的多个第一半导体柱28。所述第一半导体柱28包括位于所述晶体管区域的有源柱和位于所述电容区域的导电柱，所述有源柱包括沟道区、以及沿所述第二方向d2分布于所述沟道区的相对两侧的源极区和漏极区。接着，去除所述第一牺牲层70和所述第二牺牲层80，并形成嵌入所述第一堆叠层29内部和所述第二堆叠层73内部的支撑结构24。然后，于所述第一堆叠层29中的所述电容区域形成电容结构，并于所述晶体管区域形成暴露所述沟道区281的开口75，如图7c所示。所述电容结构包括沿所述第三方向d3间隔排布的电容器，所述电容器包括所述导电柱、覆盖于所述导电柱表面的导电层、覆盖于所述导电层表面的电介质层、以及覆盖于所述电介质层表面的上电极层，其中，所述导电柱和所述导电层共同作为所述电容器的下电极层。
80.于所述沟道区281的表面形成第一介质层501、并于所述第二半导体层51的表面形成第二介质层502之后，沉积字线材料于所述第一介质层501表面和所述第二介质层502表面，形成沿所述第一方向d1延伸的字线，所述字线包括位于所述第一介质层501表面并包覆所述沟道区281的第一子部分521、以及位于所述第二介质层502表面并包覆所述第二半导
体层51的第二子部分522，且所述第一子部分521与所述第二子部分522接触电连接，如图7d所示。为了便于形成沿所述第一方向d1延伸的字线，所述第一牺牲层70沿所述第三方向d3的厚度要大于沿所述第一方向d1相邻的两个所述沟道区之间的间隙宽度。在一实施例中，所述第一牺牲层70沿所述第三方向d3的厚度大于4倍的沿所述第一方向d1相邻的两个所述沟道区之间的间隙宽度。所述第二牺牲层80的厚度可以与所述第一牺牲层70的厚度相同，且所述第二半导体层51的厚度与所述第一半导体层74的厚度相同。
81.之后，对所述第二堆叠层73和所述字线的所述第二子部分522进行刻蚀，于所述第二堆叠层73远离所述第一堆叠层29的端部形成台阶状结构。所述台阶状结构包括沿所述第三方向d3叠置的多层台阶，每层台阶包括所述第二半导体层51、覆盖于所述第二半导体层51表面的第二介质层52、以及覆盖于所述第二介质层502表面的第二子部分522。在沿所述第三方向d3相邻的两层台阶中，较靠近所述衬底10的一层台阶沿所述第一方向d1突出于另一层台阶，如图7e所示。
82.形成至少覆盖所述台阶状结构的第三隔离层54，并形成与所述字线结构电连接的插塞结构。所述插塞结构包括沿所述第一方向d1间隔排布的多个字线产生，所述字线插塞与所述第二子部分522远离所述第一子部分521的端部接触电连接，即多个所述字线插塞分别与具有台阶状结构的所述第二部分202的多个台阶顶面电连接。所述字线插塞包括第一导电柱552和位于所述第一导电柱552顶面的第一插塞25。在一实施例中，所述字线插塞还可以包括包覆所述第一导电柱552且与所述第二子部分522接触电连接的第一扩散阻挡层551、以及包覆所述第一插塞25且与所述第一导电柱552和所述第一扩散阻挡层551电接触连接的第一导电层56，如图7f所示，以减少相邻所述字线插塞之间的漏电，降低所述字线插塞内部的电阻。
83.本具体实施方式一些实施例提供的三维半导体结构及其形成方法，通过在衬底上设置包括沿第一方向间隔排布的存储行的器件结构，所述存储行包括沿第二方向间隔排布的存储单元、以及位于相邻所述存储单元之间的间隙，并使得一个所述存储行中的所述存储单元中的字线结构延伸至另一个所述存储行中的所述间隙内，使得能够从相邻两个存储单元之间的所述间隙将字线信号引出，从而能够充分利用所述衬底表面的空间，提高三维半导体结构的集成度。另外，本公开将所述字线结构的端部形成台阶状，从而便于将所述字线结构中每条字线的信号引出，进一步提高了所述三维半导体结构的集成度。而且，本公开的存储单元中两个晶体管共用一条位线，有助于进一步缩小三维半导体结构的尺寸，进一步提高三维半导体结构的集成度。
84.以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。