半导体装置和包括该半导体装置的数据存储系统的制作方法

半导体装置和包括该半导体装置的数据存储系统
1.本技术要求于2021年6月23日在韩国知识产权局提交的第10-2021-0081253号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本公开的示例实施例涉及一种半导体装置以及包括该半导体装置的数据存储系统。


背景技术：

3.已经需要一种可以在包括数据存储的数据存储系统中存储大容量数据的半导体装置。因此，已经研究了用于增大半导体装置的数据存储容量的措施。例如，作为增大半导体装置的数据存储容量的一种方法，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置。


技术实现要素：

4.本公开的示例实施例提供一种具有提高的批量生产率和可靠性的半导体装置。
5.本公开的示例实施例提供一种包括具有提高的批量生产率和可靠性的半导体装置的数据存储系统。
6.根据本公开的示例实施例，一种半导体装置包括：基底；栅电极，在垂直于基底的上表面的第一方向上堆叠并彼此间隔开；分离区域，穿透栅电极，沿垂直于第一方向的第二方向延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；上分离区域，在分离区域中的沿第三方向彼此相邻的两个分离区域之间沿第二方向延伸，并且穿透栅电极的包括最上面的栅电极的部分；沟道结构，在所述两个分离区域之间穿透栅电极并且均包括沟道层；第一沟道接触件，设置在沟道结构上；第二沟道接触件，连接(电连接)到第一沟道接触件；以及位线，连接(电连接)到第二沟道接触件并且沿第三方向延伸，其中，沟道结构被布置成第一沟道列至第三沟道列，第一沟道列至第三沟道列沿第三方向延伸并且在第二方向上彼此间隔开，其中，第一沟道列和第二沟道列以第一节距布置，并且第二沟道列和第三沟道列以不同于第一节距的第二节距布置，其中，位线在第二方向上以第三节距布置，并且其中，第一节距和第二节距的总和是第三节距的n倍，其中，n是大于0的自然数。
7.根据本公开的示例实施例，一种半导体装置包括：基底；栅电极，在垂直于基底的上表面的第一方向上堆叠并彼此间隔开；分离区域，穿透栅电极，沿垂直于第一方向的第二方向延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；沟道结构，被布置成沿第三方向延伸的列，被布置成沿第二方向延伸的行，并且在分离区域之间位于栅电极中；以及位线，在沟道结构上沿第三方向延伸，其中，沟道结构包括第一组沟道结构，所述第一组沟道结构重复布置并且包括以第一节距和小于第一节距的第二节距依次布置的三个列，并且其中，位线在第二方向上以小于第二节距的至少一个节距布置。
8.根据本公开的示例实施例，一种数据存储系统包括：半导体存储装置，包括基底、
设置在基底的一侧上的电路器件以及电连接到电路器件的输入/输出垫；以及控制器，通过输入/输出垫电连接到半导体存储装置并且被配置为控制半导体存储装置，其中，半导体存储装置包括：栅电极，在垂直于基底的上表面的第一方向上堆叠并彼此间隔开；分离区域，穿透栅电极，沿垂直于第一方向的第二方向延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；沟道结构，被布置成沿第三方向延伸的列，被布置成沿第二方向延伸的行，并且在分离区域之间位于栅电极中；以及位线，在沟道结构上沿第三方向延伸，其中，沟道结构被布置成第一沟道列至第三沟道列，第一沟道列至第三沟道列沿第三方向延伸并且在第二方向上彼此间隔开，其中，第一沟道列和第二沟道列以第一节距布置，并且第二沟道列和第三沟道列以不同于第一节距的第二节距布置，其中，位线在第二方向上以第三节距布置，并且其中，第一节距和第二节距的总和是第三节距的n倍，其中，n是大于0的自然数。
附图说明
9.通过以下结合附图的详细描述，将更清楚地理解本发明的上述和其它方面、特征及优点，在附图中：
10.图1a和图1b是示出根据本发明的示例实施例的半导体装置的平面图；
11.图2a和图2b是示出根据本发明的示例实施例的半导体装置的剖视图；
12.图3a和图3b是示出根据本发明的示例实施例的半导体装置的平面图和剖视图；
13.图4a和图4b是示出根据本发明的示例实施例的半导体装置的平面图和剖视图；
14.图5a和图5b是示出根据本发明的示例实施例的半导体装置的平面图和剖视图；
15.图6a和图6b是示出根据本发明的示例实施例的半导体装置的平面图；
16.图7a和图7b是示出根据本发明的示例实施例的半导体装置的平面图；
17.图8a和图8b是示出根据本发明的示例实施例的半导体装置的平面图；
18.图9a至图9c是示出根据本发明的示例实施例的半导体装置的平面图；
19.图10a至图10c是示出根据本发明的示例实施例的半导体装置的平面图；
20.图11是示出根据本发明的示例实施例的半导体装置的剖视图；
21.图12是示出根据本发明的示例实施例的半导体装置的剖视图；
22.图13是示出根据本发明的示例实施例的半导体装置的剖视图；
23.图14是示出根据本发明的示例实施例的半导体装置的剖视图；
24.图15a至图15e是示出根据本发明的示例实施例的形成半导体装置的方法的剖视图；
25.图16是示出根据本发明的示例实施例的包括半导体装置的数据存储系统的图；以及
26.图17是示出根据本发明的示例实施例的包括半导体装置的数据存储系统的透视图；以及
27.图18是示出根据本发明的示例实施例的半导体封装件的剖视图。
具体实施方式
28.在下文中，将参照附图如下描述本发明的示例实施例。
29.图1a和图1b是示出根据示例实施例的半导体装置的平面图。图1b仅示出了图1a中的沟道结构。
30.图2a和图2b是示出根据示例实施例的半导体装置的剖视图。图2a示出了沿着图1a中的线i-i'和线ii-ii'截取的剖视图。图2b是沿着图1a中的线iii-iii'截取的剖视图。
31.参照图1a至图2b，半导体装置100可以包括基底101、在基底101上的第一水平导电层102和第二水平导电层104、堆叠在基底101上的栅电极130、与栅电极130交替地堆叠在基底101上的层间绝缘层120、通过穿透栅电极130的堆叠结构而延伸的分离区域ms、被设置为穿透(例如，延伸穿过)栅电极130的堆叠结构并且均包括沟道层140的沟道结构ch、依次设置在沟道结构ch上的第一沟道接触件160和第二沟道接触件170、连接到第二沟道接触件170的位线180、覆盖栅电极130和沟道结构ch的单元区域绝缘层190。
32.在半导体装置100中，单个存储器单元串可以被构造为在每个沟道结构ch周围，并且多个存储器单元串可以在x方向和y方向上布置成列和行。
33.基底101可以具有沿x方向和y方向延伸的上表面。基底101可以包括半导体材料，诸如以iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体为例。例如，iv族半导体可以包括硅、锗或硅锗。基底101可以被设置为体晶圆、外延层、绝缘体上硅(soi)层、绝缘体上半导体(seoi)层等。
34.第一水平导电层102和第二水平导电层104可以堆叠在基底101的上表面上。第一水平导电层102可以用作半导体装置100的共源极线的至少一部分，并且例如与基底101一起用作共源极线。如图2b中的放大图中所示出的，第一水平导电层102可以直接连接到沟道层140。
35.第一水平导电层102和第二水平导电层104可以包括半导体材料，诸如以多晶硅为例。在这种情况下，至少第一水平导电层102可以是掺杂有与基底101的导电类型相同的导电类型的杂质的层，并且第二水平导电层104可以是掺杂层或者可以包括从第一水平导电层102扩散的杂质。然而，第二水平导电层104的材料不限于半导体材料，并且在示例实施例中可以包括或可以是绝缘层。
36.栅电极130可以在基底101上竖直堆叠并彼此间隔开，并且可以形成堆叠结构。栅电极130可以包括形成地选择晶体管的栅极的下栅电极130g、形成多个存储器单元的存储器栅电极130m以及形成串选择晶体管的栅极的上栅电极130s。形成存储器单元的存储器栅电极130m的数量可以根据半导体装置100的容量来确定。根据示例实施例，上栅电极130s和下栅电极130g中的每者可以是一个或两个或更多个，并且可以具有与存储器栅电极130m的结构相同或不同的结构。在示例实施例中，栅电极130还可以包括擦除栅电极，该擦除栅电极设置在上栅电极上方和/或下栅电极下方并且形成在使用栅极感应漏电流(gidl)的擦除操作中使用的擦除晶体管。此外，栅电极130中的一部分(例如，与上栅电极130s或下栅电极130g相邻的存储器栅电极130m)可以是虚设栅电极。
37.栅电极130可以包括金属材料，诸如以钨(w)为例。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130可以进一步包括扩散阻挡层，并且例如，扩散阻挡层可以包括氮化钨(wn)、氮化钽(tan)、或氮化钛(tin)或者其组合。
38.层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120可以设置为在垂直于基底101的上表面的方向上彼此间隔开。层间绝缘层120可以包括诸如氧
化硅或氮化硅的绝缘材料。
39.沟道结构ch中的每个可以形成单个存储器单元串，并且可以在形成行和列的同时在基底101上彼此间隔开。如图1a中所示，沟道结构ch中的一部分可以是虚设沟道结构dch。例如，连接到上分离区域ss的沟道结构ch可以是虚设沟道结构dch。虚设沟道结构dch可以不用作半导体装置100中的实际存储器单元串。然而，在示例实施例中，虚设沟道结构dch的布置可以变化。
40.如图1b中所示，在沿y方向彼此相邻的一对分离区域ms之间，沟道结构ch可以设置成沿y方向形成沟道列cc1至ccn。沟道列cc1至ccn可以布置成在垂直于位线180的延伸方向的x方向上具有多个节距。术语“节距”可以指元件的中心之间在一个方向上的长度或距离或者中心之间的间隔。在示例实施例中，沟道列cc1至ccn可以以其中第一节距p1和小于第一节距p1的第二节距p2在x方向上交替重复的abab模式布置。在一些实施例中，如图1b中所示，第一节距p1可以是沟道列cc1的中心或中心线与沟道列cc2的中心之间的在x方向上的距离，并且第二节距p2可以是沟道列cc2的中心与沟道列cc3的中心之间的在x方向上的距离。沟道列cc1、cc2和cc3中的每个的中心可以在x方向上沿着沟道结构ch的中心延伸。位线180的延伸方向可以是每条位线180纵向延伸的方向(即，图1a中的y方向)。
41.例如，在沟道列cc1至ccn中，奇数列可以从它们之间以相等距离布置的等间隔节距pe以预定长度δx移位并布置。因此，第一节距p1可以大于等间隔节距pe，第二节距p2可以小于等间隔节距pe，并且第一节距p1与第二节距p2之间的差可以例如在约0.2nm至约20nm的范围内(例如，在约2nm至约10nm的范围内)。然而，在示例实施例中，移位的列可以是偶数列，因此，第一节距p1和第二节距p2的相对尺寸也可以改变。如在此所使用的，术语“移位”可以与“偏移”互换。
42.第一节距p1和第二节距p2的总和可以对应于等间隔节距pe的两倍。等间隔节距pe可以被构造为确定为与沟道结构ch上的位线180的位线节距blp对应的节距。例如，当n条位线180设置在沟道列cc1至ccn中的每个上时，等间隔节距pe可以是位线节距blp的n倍。因此，第一节距p1和第二节距p2的总和可以是位线节距blp的2n倍(n是大于0的自然数)。具体地，如在示例实施例中，当两条位线180设置在沟道列cc1至ccn中的每个上时，等间隔节距pe可以是位线节距blp的两倍。因此，第一节距p1和第二节距p2的总和可以是位线节距blp的2n倍(例如，或者位线节距blp的四倍)，并且第一节距p1和第二节距p2中的每个可以大于位线节距blp。
43.在示例实施例中，通过移位和布置沟道结构ch的列中的一部分，沟道列cc1至ccn的列之间的节距可以变化。因此，在下面参照图15c和图15d描述的去除牺牲绝缘层118的工艺和形成栅电极130的工艺中，可以确保从与分离区域ms对应的开口op供应的蚀刻剂和/或沉积材料的通道，使得可以容易地执行工艺，并且可以减少缺陷。
44.沟道结构ch可以具有柱状形状，并且可以具有倾斜的侧表面，该倾斜的侧表面具有根据高宽比朝向基底101减小的宽度。如图2b中的放大图中所示出的，除了沟道层140之外，沟道结构ch中的每个还可以包括栅极介电层145、设置在沟道层140之间的沟道填充绝缘层150以及上端上的沟道垫155。
45.虽然沟道层140可以形成为围绕内部的沟道填充绝缘层150的环形形状，但是在示例实施例中，沟道层140可以具有没有沟道填充绝缘层150的柱状形状(诸如，圆柱形状或棱
柱形状)。沟道层140可以在下部上连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料或者包括p型或n型杂质的材料。
46.栅极介电层145可以设置在栅电极130与沟道层140之间。尽管未具体示出，但是栅极介电层145可以包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层中，并且可以包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或其组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k介电材料或其组合。在示例实施例中，栅极介电层145的至少一部分可以沿着栅电极130在水平方向上延伸。
47.沟道垫155可以设置在沟道结构ch中的沟道层140的上端上。沟道垫155可以设置为覆盖沟道填充绝缘层150的上表面，以通过侧表面与沟道层140接触，并且电连接到沟道层140。沟道垫155可以包括例如掺杂的多晶硅。
48.上分离区域ss可以在沿y方向彼此相邻的分离区域ms之间在x方向上延伸。上分离区域ss可以设置为穿透(例如，延伸穿过)栅电极130的包括栅电极130之中的最上面的栅电极130的部分。如图2b中所示，例如，上分离区域ss可以在y方向上将三个栅电极130彼此分离。然而，在示例实施例中，由上分离区域ss分离的栅电极130的数量可以变化。上分离区域ss可以包括上分离绝缘层103。在一些示例实施例中，上分离区域ss可以设置为穿过虚设沟道结构dch且连续延伸。
49.分离区域ms可以通过穿透栅电极130、层间绝缘层120以及第一水平导电层102和第二水平导电层104而在x方向上延伸，并且可以连接到基底101。如图1a中所示，分离区域ms可以彼此平行地设置。分离区域ms可以在y方向上将栅电极130彼此分离。分离区域ms由于高的高宽比可以具有宽度朝向基底101减小的形状。分离区域ms可以包括设置在沟槽中的分离绝缘层105。
50.第一沟道接触件160和第二沟道接触件170可以按顺序堆叠在沟道结构ch上。第一沟道接触件160和第二沟道接触件170可以具有圆柱形状，并且可以具有倾斜的侧表面，该倾斜的侧表面具有根据高宽比而朝向基底101减小的宽度。第一沟道接触件160的长度可以长于第二沟道接触件170的长度，但是其示例实施例不限于此。在示例实施例中，沿着y方向的第一沟道接触件160和第二沟道接触件170的列可以在x方向上以它们之间的相等的距离设置。例如，第一沟道接触件160的列可以以等间隔节距pe布置，并且第二沟道接触件170的列可以以位线节距blp布置。
51.第一沟道接触件160可以设置在沟道结构ch上以与沟道结构ch的沟道垫155接触。第一沟道接触件160可以不设置在虚设沟道结构dch上。然而，在一些示例实施例中，第一沟道接触件160可以设置在虚设沟道结构dch上，并且第二沟道接触件170可以不设置在虚设沟道结构dch上。第一沟道接触件160的上表面可以具有与沟道结构ch的上表面的尺寸相同的尺寸或相似的尺寸，但是其示例实施例不限于此。在示例实施例中，由于沿着y方向的第一沟道接触件160的列可以以它们之间的相等的距离设置，所以沟道结构ch中的一部分可以从第一沟道接触件160移位，而另一部分可以对齐使得沟道结构ch在x方向上的中心可以与第一沟道接触件160的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。
52.具体地，如图2a中左侧所示，第一沟道接触件160可以从交替设置的沟道列cc1至
ccn中的沟道结构ch(例如，沟道结构ch之中的奇数列中的沟道结构ch)移位。奇数列中的沟道结构ch可以是上面参照图1b描述的移位的沟道结构ch。因此，在沟道结构ch的上表面上，从第一沟道接触件160的一端到相邻的沟道结构ch的一端的长度l1可以与从第一沟道接触件160的另一端到相邻的沟道结构ch的另一端的第二长度l2不同。如图2a中右侧所示，第一沟道接触件160可以对齐，使得其在x方向上的中心可以与偶数列中的沟道结构ch的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。
53.如图1a中所示，第二沟道接触件170可以设置成在每个第一沟道接触件160的一侧上连接到第一沟道接触件160。第二沟道接触件170可以设置在第一沟道接触件160与位线180之间，并且可以对齐，使得第二沟道接触件170在x方向上的中心可以与位线180的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。在平面图上，第二沟道接触件170可以呈具有在y方向(位线180的延伸方向)上的长轴的形状(诸如椭圆形状或细长形状)。例如，第二沟道接触件170可以具有小于第一沟道接触件160的直径或宽度的直径或宽度。
54.第一沟道接触件160和第二沟道接触件170可以由导电材料形成，并且可以包括例如钨(w)、铝(al)和铜(cu)中的至少一种。
55.位线180可以连接到第二沟道接触件170，并且可以在y方向上延伸。两条位线180可以在沟道列cc1至ccn中的每个上平行延伸。在示例实施例中，位线180的位线节距blp可以是恒定值，并且如上所述，位线节距blp的n倍或2n倍可以等于沟道结构ch的不同节距的总和。如图2b中所示，一条位线180可以在y方向上电连接到分离区域ms与上分离区域ss之间的沟道结构ch中的一个沟道结构。位线180可以由导电材料形成，并且可以包括例如钨(w)、铝(al)和铜(cu)中的至少一种。
56.在示例实施例中，尽管沟道结构ch的节距可以变化，但是互连结构(诸如沟道结构ch上的第一沟道接触件160和第二沟道接触件170以及位线180)可以与其中沟道结构ch以等间隔节距pe布置的情况相同地设置。因此，只有具有相对大的工艺裕度的沟道结构ch和第一沟道接触件160之间的连接可以改变，使得可以在不增加工艺难度的情况下实现示例实施例。
57.在示例实施例中，互连结构(诸如设置在沟道结构ch与位线180之间的第一沟道接触件160和第二沟道接触件170)的结构可以变化。例如，互连线可以进一步设置在第一沟道接触件160与第二沟道接触件170之间。
58.单元区域绝缘层190可以设置为覆盖栅电极130和沟道结构ch。在示例实施例中，单元区域绝缘层190可以包括多个绝缘层。单元区域绝缘层190可以由绝缘材料形成，并且可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
59.图3a和图3b是示出根据示例实施例的半导体装置的平面图和剖视图，分别示出了与图1a和图2a对应的区域。
60.参照图3a和图3b，在半导体装置100a中，第一沟道接触件160的列中的一部分可以与沟道结构ch一起移位。因此，类似于沟道结构ch，第一沟道接触件160可以设置成具有其中沿着y方向的列在x方向上交替重复的两个第一节距p1和第二节距p2。第一沟道接触件160可以布置成在y方向上延伸的第一沟道接触件列。如图3a中所示，第一沟道接触件列中的三个可以在x方向上以第一节距p1和第二节距p2布置，并且这三个第一沟道接触件列(例如，这三个第一沟道接触件列的中心)可以分别与下面的沟道列(例如，下面的沟道列的中
心)对齐。
61.如图3b中所示，第一沟道接触件160可以布置成使得在x方向上的中心可以与包括移位的沟道结构ch的整个沟道结构ch的中心(例如，x方向上的中心)匹配(例如，可以与其对齐)。第二沟道接触件170可以在沟道结构ch和第一沟道接触件160的奇数列和偶数列上具有不同的位置。例如，如图3b中左侧所示，第二沟道接触件170可以在奇数列中的第一沟道接触件160上相对邻近第一沟道接触件160的中心设置，并且如图3b中右侧所示，第二沟道接触件170可以在偶数列中的第一沟道接触件160上相对邻近第一沟道接触件160的端部设置。例如，在奇数列中的第一沟道接触件160上从第一沟道接触件160的端部到第二沟道接触件170的间隔距离l3可以大于在偶数列中的第一沟道接触件160上从第一沟道接触件160的端部到第二沟道接触件170的间隔距离l4。如图1a至图2b中的示例实施例中那样，位线180可以被设置成使得其在x方向上的中心可以与第二沟道接触件170的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。
62.在示例实施例中，随着沟道结构ch的节距变化，互连结构的第一沟道接触件160可以设置为对应于沟道结构ch，并且互连结构的第二沟道接触件170和位线180可以以与其中沟道结构ch以等间隔节距pe布置的情况相同的方式设置。可以考虑沟道结构ch与互连结构的彼此连接的组件之间的对齐裕度以及每个组件的图案化难度来确定该结构。
63.图4a和图4b是示出根据示例实施例的半导体装置的平面图和剖视图，分别示出了与图1a和图2a对应的区域。
64.参照图4a和图4b，在半导体装置100b中，第一沟道接触件160和第二沟道接触件170的列的中一部分可以与沟道结构ch一起移位。因此，类似于沟道结构ch，第一沟道接触件160可以被布置成具有其中沿着y方向的列在x方向上交替重复的两个第一节距p1和第二节距p2。第二沟道接触件170可以被布置成使得沿着y方向的列可以在x方向上具有两个或更多个节距(或者例如以abac的形式重复的三个节距)。
65.如图4b中所示，第一沟道接触件160可以布置成使得在x方向上的中心可以与包括移位的沟道结构ch的整个沟道结构ch的中心(例如，x方向上的中心)匹配(例如，可以与其对齐)。第二沟道接触件170可以在第一沟道接触件160上以预定图案邻近第一沟道接触件160的端部布置。如图4b中的左侧所示，位线180可以在第二沟道接触件170中的一部分上从第二沟道接触件170的中心移位，并且如图4b中的右侧所示，位线180可以布置成使得其中心(例如，在x方向上的中心)可以在另一个第二沟道接触件170上与该第二沟道接触件170的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。
66.在示例实施例中，随着沟道结构ch的节距变化，互连结构的第一沟道接触件160和第二沟道接触件170可以设置为与沟道结构ch对应，并且互连结构的位线180可以以与其中沟道结构ch以等间隔节距pe布置的情况相同的方式设置。可以考虑沟道结构ch与互连结构的彼此连接的组件之间的对齐裕度以及每个组件的图案化难度来确定该结构。
67.图5a和图5b是示出根据示例实施例的半导体装置的平面图和剖视图，分别示出了与图1a和图2a对应的区域。
68.参照图5a和图5b，在半导体装置100c中，第一沟道接触件160和第二沟道接触件170的列中的一部分以及位线180可以与沟道结构ch一起移位。因此，类似于沟道结构ch，第一沟道接触件160可以被布置成具有其中沿着y方向的列在x方向上交替重复的两个第一节
距p1和第二节距p2。第二沟道接触件170可以被布置成使得沿着y方向的列可以在x方向上具有两个或更多个节距(或者例如以abac的形式重复的三个节距)。
69.类似于第二沟道接触件170，位线180还可以被布置为具有在x方向上(诸如以abac的形式)重复的三个第一位线节距至第三位线节距blp1、blp2和blp3。第一位线节距blp1可以小于第二位线节距blp2，并且可以大于第三位线节距blp3。在示例实施例中，如上设置的位线180可以通过例如四重图案化技术(qpt)(多图案化技术之一)形成。在这种情况下，第一位线节距至第三位线节距blp1、blp2和blp3的相对尺寸不限于示例实施例，并且可以变化。
70.如图5b中所示，第一沟道接触件160可以布置成使得其在x方向上的中心可以与包括移位的沟道结构ch的整个沟道结构ch的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。第二沟道接触件170可以布置成在第一沟道接触件160上以预定图案与第一沟道接触件160的端部相邻。位线180可以对齐，使得其中心(例如，在x方向上的中心)可以与第二沟道接触件170的中心(例如，在x方向上的中心)匹配(例如，可以与其对齐)。
71.在示例实施例中，随着沟道结构ch的节距变化，形成互连结构的第一沟道接触件160和第二沟道接触件170以及位线180可以设置为与沟道结构ch对应。可以考虑沟道结构ch与互连结构的彼此连接的组件之间的对齐裕度以及每个组件的图案化难度来确定该结构。
72.图6a和图6b是示出根据示例实施例的半导体装置的平面图，示出了与图1b对应的区域。
73.参照图6a，在半导体装置100d中，对于沟道结构ch，在沟道列cc1至ccn之中的移位的沟道列中，与图1b中的示例实施例不同，每行中的沟道结构ch沿着x方向移位的程度可以变化。
74.例如，在作为奇数列的第一沟道列cc1中，与分离区域ms(见图1a)最相邻的两端上的行中(例如，在最靠近分离区域ms的行中)的沟道结构ch可以与相邻的第二沟道列cc2具有第一修改节距p1a，内部行中的沟道结构ch可以具有小于第一修改节距p1a的第二修改节距p1b，并且中心行中的沟道结构ch可以具有小于第二修改节距p1b的第三修改节距p1c。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。第一修改节距至第三修改节距p1a、p1b和p1c中的一个可以与第一节距p1相同，但是其示例实施例不限于此。
75.在一些示例实施例中，沟道列cc1至ccn之中的非移位的沟道列(诸如以偶数列为例)中的沟道结构ch可以根据行而具有不同的修改节距。
76.参照图6b，在半导体装置100e中，与图1b中的示例实施例不同，也在沟道行cr1至cr9中的沟道结构ch可以在y方向上以多个第一节距至第四节距py1、py2、py3和py4布置。
77.例如，沟道行cr1至cr9可以布置成使得它们之间的节距可以相对于沟道行cr5朝向分离区域ms(见图1a)增大。因此，第一节距至第四节距py1、py2、py3和py4可以具有按顺序减小的尺寸。在示例实施例中，由于沟道结构ch在y方向、垂直于分离区域ms的方向和位线180(见图1a)的延伸方向上的节距也变化，所以可以另外确保从与分离区域ms对应的开口op(见图15c)供应的蚀刻剂和/或沉积材料的通道。
78.然而，在示例实施例中，布置沟道行cr1至cr9的节距的数量、相对尺寸和布置模式可以变化。此外，如示例实施例中的那样在y方向上以多个节距布置沟道结构ch的结构也可
以应用于其它示例实施例。
79.图7a和图7b是示出根据示例实施例的半导体装置的平面图，示出了与图1b对应的区域。
80.参照图7a，在半导体装置100f中，沟道列cc1至ccn可以在x方向上以p1/p2/p3/p2的顺序以abcb的模式以第一节距至第三节距p1、p2和p3重复布置。在下文中，第一节距p1和第二节距p2可以不一定是指与参照图1a至图6b描述的示例实施例中的第一节距p1和第二节距p2的尺寸相同尺寸的节距，并且可以在示例实施例中独立地限定。
81.例如，在沟道列cc1至ccn中，第一沟道列cc1可以从以相等的距离布置的等间隔节距pe向左移位预定长度δx，并且第二沟道列cc2可以向右移位预定长度δx。第三沟道列cc3和第四沟道列cc4可以是固定的(例如，不偏移)，并且该模式可以以四列为单位重复。因此，第一节距p1可以大于等间隔节距pe，第二节距p2可以小于等间隔节距pe，并且第三节距p3可以等于等间隔节距pe。然而，在示例实施例中，第一节距至第三节距p1、p2和p3的相对尺寸可以变化。直到第一沟道列cc1至第五沟道列cc5的单个周期模式的节距的总和(p1+p2+p3+p2)可以是等间隔节距pe的四倍，并且当位线节距blp(见图1a)恒定时，总和可以是位线节距blp的八倍。
82.参照图7b，在半导体装置100g中，对于沟道结构ch，与图7a中的示例实施例不同，在沟道列cc1至ccn之中的移位的沟道列中的至少一个中，每行中的沟道结构ch沿着x方向的移位的程度可以不同。
83.例如，在第一沟道列cc1中，与分离区域ms(见图1a)最相邻的行中(例如，在最靠近分离区域ms的行中)的沟道结构ch可以在相邻的第一沟道列cc1与第二沟道列cc2之间具有第一修改节距p1a，行之中的内部行中的沟道结构ch可以具有小于第一修改节距p1a的第二修改节距p1b，并且中心行中的沟道结构ch可以具有小于第二修改节距p1b的第三修改节距p1c。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。第一修改节距至第三修改节距p1a、p1b和p1c中的一个可以与第一节距p1相同，但是其示例实施例不限于此。在一些示例实施例中，沟道列cc1至ccn之中的另一移位的沟道列中的沟道结构ch(诸如以第二沟道列cc2中的沟道结构ch和/或非移位的沟道列中的沟道结构ch为例)可以根据行而具有不同的修改节距。
84.图8a和图8b是示出根据示例实施例的半导体装置的平面图，示出了与图1b对应的区域。
85.参照图8a，在半导体装置100h中，沟道列cc1至ccn可以在x方向上以p2/p1/p2/p2/p1/p2的顺序以babbab的模式以第一节距p1和第二节距p2重复布置。
86.在沟道列cc1至ccn中，例如，第二沟道列cc2可以从以相等的距离布置的等间隔节距pe向左移位预定长度δx，并且第三沟道列cc3可以向右移位预定长度δx。第一沟道列cc1和第四沟道列cc4可以是固定的(例如，不偏移)，并且该模式可以相对于第四沟道列cc4形成镜像形状。因此，第一节距p1可以大于等间隔节距pe，并且第二节距p2可以小于等间隔节距pe。然而，在示例实施例中，第一节距p1和第二节距p2的相对尺寸可以变化。直到第一沟道列cc1至第七沟道列cc7的单个周期模式的节距的总和(p2+p1+p2+p2+p1+p2)可以对应于等间隔节距pe的6倍，并且当位线节距blp(见图1a)恒定时，总和可以对应于位线节距blp的12倍。
87.参照图8b，在半导体装置100i中，对于沟道结构ch，与图8a中的示例实施例不同，在沟道列cc1至ccn之中的移位的沟道列中的至少一个中，每行中的沟道结构ch在x方向上移位的程度可以是不同的。
88.例如，在第三沟道列cc3中，与分离区域ms(见图1a)最相邻的行中(例如，在最靠近分离区域ms的行中)的沟道结构ch可以具有与相邻的第二沟道列cc2的第一修改节距p1a，来自行的内部行中的沟道结构ch可以具有小于第一修改节距p1a的第二修改节距p1b，并且中心行中的沟道结构ch可以具有小于第二修改节距p1b的第三修改节距p1c。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。第一修改节距至第三修改节距p1a、p1b和p1c中的一个可以与第一节距p1相同，但是其示例实施例不限于此。
89.在一些示例实施例中，沟道列cc1至ccn之中的其它的移位的沟道列(诸如以第二沟道列cc2为例)中的沟道结构ch和/或非移位的沟道列中的沟道结构ch可以根据行而具有不同的修改节距。
90.图9a至图9c是示出根据示例实施例的半导体装置的平面图，示出了与图1b对应的区域。
91.参照图9a，在半导体装置100j中，沟道列cc1至ccn可以在x方向上以p2/p1/p1/p2的顺序以baab的模式以第一节距p1和第二节距p2重复布置。
92.在沟道列cc1至ccn中，例如，第二沟道列cc2可以从以相等的距离布置的等间隔节距pe向左移位预定长度δx，并且第四沟道列cc4可以向右移位预定长度δx。第一沟道列cc1、第三沟道列cc3和第五沟道列cc5可以是固定的(例如，不偏移)，并且第一沟道列cc1至第五沟道列cc5可以关于第三沟道列cc3对称地布置。因此，第一节距p1可以大于等间隔节距pe，并且第二节距p2可以小于等间隔节距pe。直到第一沟道列cc1至第五沟道列cc5的单个周期模式的节距的总和(p2+p1+p1+p2)可以对应于等间隔节距pe的4倍，并且当位线节距blp(见图1a)恒定时，总和可以对应于位线节距blp的8倍。
93.参照图9b和图9c，在半导体装置100k和100l中，在沟道列cc1至ccn之中的移位的沟道列中的至少一个中，不同于图9a中的示例实施例，每行中的沟道结构ch在x方向上移位的程度可以是变化的。
94.如图9b中所示，例如，在第二沟道列cc2中，与分离区域ms(见图1a)最相邻的外部行中(例如，在最接近分离区域ms的行中)的沟道结构ch可以与相邻的第三沟道列cc3具有第一修改节距p2a，并且从该行开始的内部行中的沟道结构ch可以具有小于第一修改节距p2a的第二修改节距p2b。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。在示例实施例中，第二修改节距p2b可以与第二节距p2相同或不同。
95.如图9c中所示，例如，在第二沟道列cc2中，与分离区域ms(见图1a)最相邻的行中(例如，在最靠近分离区域ms的行中)的沟道结构ch与相邻的第三沟道列cc3具有第一修改节距p2a，并且多个行之中的内部行中的沟道结构ch可以具有小于第一修改节距p2a的第二修改节距p2b。多个行之中的中心行中的沟道结构ch可以具有小于第二修改节距p2b的第三修改节距p2c。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。例如，在第二沟道列cc2中，与分离区域ms最相邻(例如，在最靠近分离区域ms的行中)的外部行中的沟道结构ch可以朝向第一沟道列cc1进一步移位第一长度，并且内部行中的沟道结构ch可以进一步移位小于第一长度的第二长度或者可以不进一步移位。中心行中的沟道结构ch可以
进一步移位小于第一长度和第二长度的第三长度，可以不进一步移位，或者可以在相反的方向(右方向)上移位。第一修改节距至第三修改节距p2a、p2b和p2c中的一个可以与第二节距p2相同，但是其示例实施例不限于此。在一些实施例中，如图9c中所示，最靠近分离区域ms(见图1a)的外部行的沟道结构ch可以在x方向上从第一沟道列cc1与第三沟道列cc3之间的中心线朝向第一沟道列cc1移位第一距离(例如，p2a-pe)，并且外部行之间的内部行的沟道结构ch可以在x方向上从第一沟道列cc1与第三沟道列cc3之间的中心线朝向第一沟道列cc1移位第二距离(例如，p2b-pe或p2c-pe)。
96.在示例实施例中，沟道列cc1至ccn之中的其它移位的沟道列(诸如以第四沟道列cc4为例)和/或非移位沟道列中的沟道结构ch可以根据行而具有不同的修改节距。
97.图10a至图10c是示出根据示例实施例的半导体装置的平面图，示出了与图1b对应的区域。
98.参照图10a，在半导体装置100m中，沟道列cc1至ccn可以在x方向上以p3/p2/p1/p1/p2/p3的顺序以cbaabc的模式以第一节距至第三节距p1、p2和p3重复布置。
99.在沟道列cc1至ccn中，例如，第三沟道列cc3可以从以相等的距离布置的等间隔节距pe向左移位第一长度δx1，并且第二沟道列cc2可以向左移位第二长度δx2。相对于第四沟道列cc4对称地，第五沟道列cc5可以向右移位第一长度δx1，并且第六沟道列cc6可以向右移位第二长度δx2。第一长度δx1和第二长度δx2可以彼此相同或不同。第一沟道列cc1、第四沟道列cc4和第七沟道列cc7可以是固定的(例如，不偏移)。
100.因此，第一节距p1可以大于等间隔节距pe，第二节距p2可以与等间隔节距pe相同或不同，并且第三节距p3可以小于等间隔节距pe。直到第一沟道列cc1至第七沟道列cc7的单个周期模式的节距的总和(p3+p2+p1+p1+p2+p3)可以对应于等间隔节距pe的6倍，并且当位线节距blp(见图1a)恒定时，总和可以对应于位线节距blp的12倍。
101.参照图10b和图10c，在半导体装置100n和100o中，在沟道列cc1至ccn之中的移位的沟道列中的至少一个中，与图10a中的示例实施例不同，每行中的沟道结构ch在x方向上移位的程度可以变化。
102.如图10b中所示，在第三沟道列cc3中，例如，与分离区域ms(见图1a)最相邻的外部行中(例如，最接近分离区域ms的行中)的沟道结构ch可以与相邻的第四沟道列cc4具有第一修改节距p1a，并且从该行开始的内部行中的沟道结构ch可以具有小于第一修改节距p1a的第二修改节距p1b。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。在示例实施例中，第二修改节距p1b可以与第一节距p1相同或不同。
103.如图10c中所示，在第二沟道列cc2中，与分离区域ms(见图1a)最相邻的行中(例如，在最靠近分离区域ms的行中)的沟道结构ch可以与相邻的第三沟道列cc3具有第一修改节距p1a，从该行开始的内部行中的沟道结构ch可以具有小于第一修改节距p1a的第二修改节距p1b，并且中心行中的沟道结构ch可以具有小于第二修改节距p1b的第三修改节距p1c。沟道结构ch可以相对于虚设沟道结构dch在y方向上对称地设置。第一修改节距至第三修改节距p1a、p1b和p1c中的一个可以与第二节距p2相同，但是其示例实施例不限于此。
104.在示例实施例中，沟道列cc1至ccn之中的另一个移位的沟道列中的沟道结构ch(诸如以第三沟道列cc3中的沟道结构ch为例)以及/或者非移位的沟道列中的沟道结构ch可以根据行而具有不同的修改节距。
105.图11是示出根据示例实施例的半导体装置的与沿着图1a中的线i-i'截取的剖视图对应的剖视图。
106.参照图11，在半导体装置100p中，与图2a和图2b中的示例实施例不同，存储器单元结构可以不包括基底101上的第一水平导电层102和第二水平导电层104。此外，沟道结构chp还可以包括外延层107。
107.外延层107可以在沟道结构chp的下端上设置在基底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在基底101的凹进区域中。外延层107的上表面的高度可以高于最下面的下栅电极130g的上表面并且低于设置在最下面的下栅电极130g上方的存储器栅电极130m的下表面，但是其示例实施例不限于此。外延层107可以通过上表面连接到沟道层140。栅极绝缘层141还可以设置在外延层107与接触外延层107的下栅电极130g之间。沟道结构chp的上述形状可以应用于其它示例实施例。
108.图12是示出根据示例实施例的半导体装置的与沿着图1a中的线i-i'截取的剖视图对应的剖视图。
109.参照图12，在半导体装置100q中，栅电极130的堆叠结构可以包括竖直堆叠的下堆叠结构和上堆叠结构，并且沟道结构chq可以包括竖直堆叠的第一沟道结构ch1和第二沟道结构ch2。当堆叠的栅电极130的数量相对大时，可以引入沟道结构chq的结构以稳定地形成沟道结构chq。在示例实施例中，堆叠的沟道结构的数量可以变化。
110.沟道结构chq可以包括彼此连接的第一沟道结构ch1和第二沟道结构ch2，并且可以由于连接区域的宽度差而具有弯曲部分。沟道层140、栅极介电层145和沟道填充绝缘层150可以在第一沟道结构ch1与第二沟道结构ch2之间彼此连接。沟道垫155可以仅设置在第二沟道结构ch2的上端上。然而，在示例实施例中，第一沟道结构ch1和第二沟道结构ch2中的每个可以包括沟道垫155，并且在这种情况下，第一沟道结构ch1的沟道垫155可以连接到第二沟道结构ch2的沟道层140。具有相对较大厚度的上层间绝缘层125可以设置在下堆叠结构的最上面的部分上。然而，在示例实施例中，层间绝缘层120和上层间绝缘层125的形状可以变化。如此，多个堆叠的沟道结构chq的形式可以应用于其它示例实施例。
111.图13是示出根据示例实施例的半导体装置的与沿着图1a中的线i-i'截取的剖视图对应的剖视图。
112.参照图13，半导体装置100r可以包括竖直堆叠的存储器单元区域cell和外围电路区域peri。存储器单元区域cell可以设置在外围电路区域peri的上端上。例如，在图2a和图2b中的半导体装置100中，外围电路区域peri可以在未示出的区域中设置在基底101上，或者外围电路区域peri可以如在示例实施例中的半导体装置100r中那样设置在其下方。在示例实施例中，存储器单元区域cell可以设置在外围电路区域peri下方。参照图1a至图2b描述的描述可以应用于存储器单元区域cell的描述。
113.外围电路区域peri可以包括基体基底201、设置在基体基底201上的电路器件220、电路接触插塞270和电路互连线280。
114.基体基底201可以具有沿x方向和y方向延伸的上表面。器件隔离层210可以形成在基体基底201上，使得可以限定有源区。包括杂质的源/漏区205可以设置在有源区的一部分中。基体基底201可以包括半导体材料，诸如以iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体为例。基体基底201可以被设置为体晶圆或外延层。在示例实施例中，上基
底101可以设置为多晶半导体层(诸如多晶硅层或外延层)。
115.电路器件220可以包括水平晶体管。每个电路器件220可以包括电路栅极介电层222、间隔件层224和电路栅电极225。源/漏区205可以在电路栅电极225的两侧上设置在基体基底201中。
116.外围区域绝缘层290可以在基体基底201上设置在电路器件220上。电路接触插塞270可以穿透(例如，延伸穿过)外围区域绝缘层290，并且可以连接到源/漏区205。电信号可以通过电路接触插塞270施加到电路器件220。在未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，并且可以布置在多个层中。
117.在半导体装置100r中，可以制造外围电路区域peri，并且可以在外围电路区域peri上形成存储器单元区域cell的基底101，使得可以制造存储器单元区域cell。基底101可以具有与基体基底201的尺寸相同的尺寸，或者可以形成为具有小于基体基底201的尺寸的尺寸。存储器单元区域cell和外围电路区域peri可以在未示出的区域中彼此连接。例如，栅电极130在y方向上的一端可以电连接到电路器件220。如上所述，存储器单元区域cell和外围电路区域peri竖直堆叠的形式可以应用于其它示例实施例。
118.图14是示出根据示例实施例的半导体装置的剖视图。
119.参照图14，半导体装置100s可以包括通过晶圆键合法键合的第一半导体结构s1和第二半导体结构s2。
120.上面参照图13描述的外围电路区域peri的描述可以应用于第一半导体结构s1。然而，第一半导体结构s1还可以包括可以是键合结构的第一键合过孔298和第一键合垫299。第一键合过孔298可以设置在最上面的电路互连线280上，并且可以连接到电路互连线280。第一键合垫299的至少一部分可以连接到第一键合过孔298。第一键合垫299可连接到第二半导体结构s2的第二键合垫199。第一键合垫299可以根据第一半导体结构s1与第二半导体结构s2之间的键合同第二键合垫199一起提供电连接路径。第一键合过孔298和第一键合垫299可以包括导电材料，诸如以铜(cu)为例。
121.除非另有说明，否则参照图1a至图3描述的描述可以应用于第二半导体结构s2。第二半导体结构s2还可以包括可以是互连结构的单元接触插塞194和单元互连线196，并且还可以包括可以是键合结构的第二键合过孔198和第二键合垫199。第二半导体结构s2还可以包括覆盖基底101的上表面的保护层195。
122.单元接触插塞194可以穿透(例如，延伸穿过)单元区域绝缘层190，并且可以连接到位线180。单元互连线196可以设置在单元接触插塞194下方，并且可以将单元接触插塞194连接到第二键合过孔198。然而，在示例实施例中，形成互连结构的单元接触插塞和单元互连线的层数和布置可以变化。单元接触插塞194和单元互连线196可以由导电材料形成，并且可以包括例如钨(w)、铝(al)和铜(cu)中的至少一种。
123.第二键合过孔198和第二键合垫199可以设置在最下面的单元互连线196下方。第二键合过孔198可以连接到单元互连线196和第二键合垫199，并且第二键合垫199可以键合到第一半导体结构s1的第一键合垫299。第二键合过孔198和第二键合垫199可以包括导电材料，诸如以铜(cu)为例。
124.第一半导体结构s1和第二半导体结构s2可以通过由第一键合垫299和第二键合垫
199的铜(cu)到铜(cu)键合来彼此键合。除了铜(cu)到铜(cu)键合之外，第一半导体结构s1和第二半导体结构s2也可以通过电介质到电介质键合来键合。电介质到电介质键合可以通过电介质层来键合，所述电介质层形成外围区域绝缘层290和单元区域绝缘层190中的每个并且围绕第一键合垫299和第二键合垫199中的每个。因此，第一半导体结构s1和第二半导体结构s2可以在没有粘合层的情况下彼此键合。
125.图15a至图15e是示出根据示例实施例的形成半导体装置的方法的剖视图，该剖视图示出了与图2b对应的区域。
126.参照图15a，可以在基底101上形成第一水平牺牲层111和第二水平牺牲层112以及第二水平导电层104，并且可以使牺牲绝缘层118和层间绝缘层120交替地堆叠。
127.可以在基底101上堆叠第一水平牺牲层111和第二水平牺牲层112，使得第一水平牺牲层111可以设置在第二水平牺牲层112上方和下方。第一水平牺牲层111和第二水平牺牲层112可以包括不同的材料。第一水平牺牲层111和第二水平牺牲层112可以通过后续工艺用第一水平导电层102(见图2b)代替。例如，第一水平牺牲层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平牺牲层112可以由与牺牲绝缘层118的材料相同的材料形成。可以在第一水平牺牲层111和第二水平牺牲层112上形成第二水平导电层104。
128.可以通过后续工艺用栅电极130(见图2b)替换牺牲绝缘层118的一部分。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下对层间绝缘层120具有蚀刻选择性的蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由从硅、氧化硅或碳化硅以及氮化硅中选择的与层间绝缘层120的材料不同的材料形成。在示例实施例中，层间绝缘层120的厚度可以不相同。层间绝缘层120的厚度和牺牲绝缘层118的厚度以及形成层间绝缘层120和牺牲绝缘层118的膜的数量可以与示出的示例不同。
129.参照图15b，可以形成穿透牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道结构ch。
130.可以部分地形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的单元区域绝缘层190。此后，可以通过部分地去除牺牲绝缘层118和层间绝缘层120来形成上分离区域ss。可以使用掩模层暴露其中形成上分离区域ss的区域，并且可以从最上面的部分去除预定数量的牺牲绝缘层118和层间绝缘层120并可以沉积绝缘材料，从而形成上分离绝缘层103。
131.此后，如在参照图1a至图2b描述的前述的示例实施例中，可以将沟道结构ch形成为包括其中沟道列可以在x方向上在它们之间具有不同的节距或间隔距离的区域。可以通过使用掩模层各向异性地蚀刻牺牲绝缘层118和层间绝缘层120来形成沟道结构ch，并且可以通过形成孔形的沟道孔并填充孔来形成沟道结构ch。由于堆叠结构的高度，沟道结构ch的侧壁可以不垂直于基底101的上表面。沟道结构ch可以形成为凹进到基底101的一部分中。此后，可以在沟道结构ch中依次形成栅极介电层145、沟道层140、沟道填充绝缘层150和沟道垫155的至少一部分。
132.可以使用ald或cvd工艺将栅极介电层145形成为具有均匀的厚度。在该工艺中，可以形成整个栅极介电层145或栅极介电层145的一部分，并且可以在该工艺中形成沿着沟道结构ch垂直于基底101延伸的部分。可以在沟道结构ch中在栅极介电层145上形成沟道层
140。沟道填充绝缘层150可以形成为填充沟道结构ch，并且可以是绝缘材料。沟道垫155可以由导电材料形成，诸如以多晶硅为例。
133.参照图15c，可以在与分离区域ms(见图1)对应的区域中形成穿透牺牲绝缘层118和层间绝缘层120的堆叠结构的开口op，可以形成第一水平导电层102，可以去除牺牲绝缘层118，并且可以形成隧道部分tl。
134.可以在沟道结构ch上另外形成单元区域绝缘层190，并且可以形成开口op。开口op可以通过穿透牺牲绝缘层118和层间绝缘层120的堆叠结构并且穿透下部中的第二水平导电层104而在x方向上延伸。此后，当在开口op中形成牺牲间隔层时，可以通过回蚀工艺暴露第二水平牺牲层112。可以选择性地去除暴露的第二水平牺牲层112，并且可以去除设置在第二水平牺牲层112上方和下方的第一水平牺牲层111。
135.可以通过例如湿蚀刻工艺去除第一水平牺牲层111和第二水平牺牲层112。在去除第一水平牺牲层111和第二水平牺牲层112的工艺中，也可以去除栅极介电层145的在去除第二水平牺牲层112的区域中暴露的部分。可以通过在去除第一水平牺牲层111和第二水平牺牲层112的区域中沉积导电材料来形成第一水平导电层102，并且可以从开口op去除牺牲间隔层。
136.此后，可以通过开口op选择性地去除牺牲绝缘层118。可以使用例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧道部分tl。在该工艺中，沟道结构ch可以在x方向上以多个不同的节距布置，使得可以容易地执行去除牺牲绝缘层118的工艺。
137.参照图15d，可以通过用导电材料填充隧道部分tl来形成栅电极130，并且可以形成分离绝缘层105。
138.形成栅电极130的导电材料可以填充隧道部分tl。导电材料可以包括金属、多晶硅或金属硅化物材料。在该工艺中，沟道结构ch可以在x方向上以多个不同的节距布置，使得可以容易地无缺陷地执行形成栅电极130的工艺。
139.在形成栅电极130之后，可以通过附加工艺去除沉积在开口op中的导电材料，并且可以形成分离绝缘层105。当去除导电材料时，可以从开口op部分地去除栅电极130。在这种情况下，分离绝缘层105可以包括从开口op部分地水平延伸到栅电极130的侧表面的区域。通过形成分离绝缘层105，可以形成分离区域ms。
140.参照图15e，可以在沟道结构ch上形成第一沟道接触件160和第二沟道接触件170。
141.可以在分离区域ms上另外形成单元区域绝缘层190。可以通过部分去除单元区域绝缘层190并在其中填充导电材料来形成第一沟道接触件160和第二沟道接触件170。第一沟道接触件160和第二沟道接触件170中的每个可以包括覆盖侧壁和底表面的阻挡层，但是其示例实施例不限于此。
142.此后，参照图2a，可以在第二沟道接触件170上进一步形成位线180，从而制造半导体装置100。
143.图16是示出根据示例实施例的包括半导体装置的数据存储系统的图。
144.参照图16，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以被实现为包括一个或多个半导体装置1100的存储装置或者包括存储装置的电子装置。例如，数据存储系统1000可以被实现为包括一个或
多个半导体装置1100的固态驱动器(ssd)装置、通用串行总线(usb)、计算系统、医疗装置或通信装置。
145.例如，半导体装置1100可以被实现为非易失性存储器装置，并且可以被实现为参照图1a至图14描述的nand闪存存储器装置。半导体装置1100可以包括第一半导体结构1100f和在第一半导体结构1100f上的第二半导体结构1100s。在示例实施例中，第一半导体结构1100f可以设置在第二半导体结构1100s的侧面上。第一半导体结构1100f可以被配置为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二半导体结构1100s可以被配置为包括位线bl、共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及在位线bl与共源极线csl之间的存储器单元串cstr的存储器单元结构。
146.在第二半导体结构1100s中，每个存储器单元串cstr可以包括与共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。在示例实施例中，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以变化。
147.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括地选择晶体管。栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
148.在示例实施例中，下晶体管lt1和lt2可以包括彼此串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一者可以用于使用gidl现象擦除存储在存储器单元晶体管mct中的数据的擦除操作。
149.共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过从第一半导体结构1100f延伸到第二半导体结构1100s的第一连接互连件1115电连接到解码器电路1110。位线bl可以通过从第一半导体结构1100f延伸到第二半导体结构1100s的第二连接互连件1125电连接到页缓冲器1120。
150.在第一半导体结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct之中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入和输出垫1101与控制器1200通信。输入和输出垫1101可以通过从第一半导体结构1100f延伸到第二半导体结构1100s的输入和输出连接互连件1135电连接到逻辑电路1130。
151.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在示例实施例中，数据存储系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
152.处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以通过控制nand控制器1220来访问半导体装置1100。nand控制器1220可以包括用于处理与半导体装置1100的通信的nand接口1221。可以通过nand接口1221传输用于控制半导体装置1100的控制命令、要写入半导体装置1100的存
储器单元晶体管mct中的数据以及要从半导体装置1100的存储器单元晶体管mct读取的数据。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
153.图17是示出根据示例实施例的包括半导体装置的数据存储系统的透视图。
154.参照图17，根据示例实施例的数据存储系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、一个或更多个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可以通过形成在主基底2001上的互连图案2005连接到控制器2002。
155.主基底2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以通过通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)和用于通用闪存(ufs)的m-phy中的一个与外部主机通信。在示例实施例中，数据存储系统2000可以通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(pmic)。
156.控制器2002可以在半导体封装件2003中写入数据或者可以从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
157.dram 2004可以被配置为缓冲存储器，该缓冲存储器用于减轻半导体封装件2003、数据存储空间与外部主机之间的速度差。包括在数据存储系统2000中的dram 2004也可以用作高速缓冲存储器，并且可以在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当dram 2004被包括在数据存储系统2000中时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
158.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以被配置为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、设置在每个半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400以及覆盖封装基底2100上的半导体芯片2200和连接结构2400的模制层2500。
159.封装基底2100可以被配置为包括封装上垫2130的印刷电路板。每个半导体芯片2200可以包括输入和输出垫2210。输入和输出垫2210可以对应于图16中的输入和输出垫1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括参照图1a至图14描述的半导体装置。
160.在示例实施例中，连接结构2400可以是将输入和输出垫2210电连接到封装上垫2130的键合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过引线键合方法彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过贯穿硅过孔(tsv)(又称为“硅通孔”)的连接结构而不是引线键合方法的连接结构2400彼此电连接。
161.在示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。例
如，控制器2002和半导体芯片2200可以安装在与主基底2001不同的单独的中介体基底上，并且控制器2002可以通过形成在中介体基底上的互连件而连接到半导体芯片2200。
162.图18是示出根据示例实施例的半导体装置的剖视图。图18示出了图17中的半导体封装件2003的示例实施例，并且示出了沿着线iv-iv'截取的图17中的半导体封装件2003。
163.参照图18，在半导体封装件2003中，封装基底2100可以被配置为印刷电路板。封装基底2100可以包括封装基底主体部2120、设置在封装基底主体部2120的上表面上的封装上垫2130(见图17)、设置在封装基底主体部2120的下表面上或通过下表面暴露的下垫2125以及将封装基底主体部2120中的封装上垫2130电连接到下垫2125的内部互连件2135。封装上垫2130可以电连接到连接结构2400。如图17中那样，下垫2125可以通过导电连接部2800连接到数据存储系统2000的主基底2001的互连图案2005。
164.每个半导体芯片2200可以包括半导体基底3010以及按顺序堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括包含外围互连件3110的外围电路区域。第二结构3200可以包括共源极线3205、在共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220、电连接到沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线3250的接触插塞3235。如参照图1a至图14所述，在每个半导体芯片2200中，沟道结构ch的沟道列可以布置成在与位线180纵向延伸的方向垂直的方向上具有多个节距。
165.每个半导体芯片2200可以包括电连接到第一结构3100的外围互连件3110并延伸到第二结构3200中的贯穿互连件3245。贯穿互连件3245可以设置在栅极堆叠结构3210的外侧上，并且可以进一步设置为穿透(例如，延伸穿过)栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连件3110的输入和输出垫2210(见图17)。
166.根据上述示例实施例，通过在垂直于位线的方向上使沟道结构的列之间的间隔多样化并相应地设置上互连结构，可以提供具有大规模生产率和可靠性的半导体装置以及包括该半导体装置的数据存储系统。
167.尽管上面已经示出并描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离如由所附权利要求限定的本发明的范围的情况下，可以进行修改和变化。