一种基于CMOS工艺的红外探测芯片及其制备方法和应用

一种基于cmos工艺的红外探测芯片及其制备方法和应用
技术领域
1.本技术涉及一种基于cmos工艺的红外探测芯片及其制备方法和应用，属于光探测技术领域。


背景技术：

2.当前的红外探测器芯片主要基于ingaas、hgcdte等材料，多依赖于高温固相、分子束外延等技术制备，并通过倒装焊工艺与cmos电路集成，工艺繁琐、良品率低，制造成本高昂。如ingaas成像芯片主要通过铟柱生长以及倒装焊键合的方式将外延生长在inp基底上的ingaas像素单元与cmos读出电路进行连接。
3.碲(te)的带隙为0.35ev，熔点为450℃，带边吸收可达3.5μm，是良好的红外探测材料。此外也可通过te与硒(se)共烧形成合金se
x
te
1-x
(0≤x≤1)，吸收带边可以在0.66～3.5μm调节。se
x
te
1-x
薄膜可通过热蒸发工艺在cmos读出电路表面生长，但目前包括se
x
te
1-x
薄膜的红外光电探测器及其与cmos集成工艺的兼容性研究刚刚起步。


技术实现要素：

4.本技术提供了一种基于cmos工艺的se
x
te
1-x
红外探测芯片，解决传统红外探测芯片需要分子束外延、倒装焊集成等复杂工艺且成本高昂的难题。
5.本技术的一个方面，提供一种基于cmos工艺的红外探测芯片，包括：
6.硅基底，包括cmos读出电路，所述cmos读出电路包括引出电极；
7.电子传输层，所述电子传出层设置在所述引出电极上；
8.se
x
te
1-x
薄膜层，所述se
x
te
1-x
薄膜层设置在所述电子传输层上，其中，所述x的范围为0≤x≤1；
9.和第二电极层，所述第二电极层设置在所述se
x
te
1-x
薄膜层上。
10.可选地，所述cmos读出电路可以使用商用1.6万(128
×
128)像素cmos读出电路，也可以自行设计并流片，cmos电路需开窗露出引出电极。
11.可选地，第二电极层为透明电极。
12.可选地，所述se
x
te
1-x
薄膜层的厚度为1～10μm；
13.可选地，所述se
x
te
1-x
薄膜层的厚度独立的选自1μm、2μm、4μm、6μm、8μm、10μm中的任意值或上述任意两点间的范围值。
14.可选地，所述基于cmos工艺的红外探测芯片可响应的波段范围为700～3500nm。碲含量最多时候响应波长越长，随碲含量降低，响应波长减小。
15.可选地，所述se
x
te
1-x
薄膜层可响应的波段为1500nm。
16.可选地，所述电子传输层选自zno、znmgo、sno2、tio2中的至少一种，但也不限于以上几种或几种组合；
17.所述电子传输层的厚度为100～400nm；
18.可选地，所述电子传输层的厚度独立的选自100nm、200nm、300nm、400nm中的任意
值或上述任意两点间的范围值。
19.可选地，所述基于cmos工艺的红外探测芯片还包括空穴传输层，所述空穴传输层位于所述se
x
te
1-x
薄膜层与所述第二电极层之间；
20.可选地，所述空穴传输层选自nioy、cuscn、p3ht中的至少一种，但也不限于以上几种或几种组合；
21.可选地，所述空穴传输层的厚度为0～400nm；
22.可选地，所述空穴传输层的厚度独立的选自0、100nm、200nm、300nm、400nm中的任意值或上述任意两点间的范围值。
23.可选地，所述第二电极层选自ito、iwo、fto、iho中的至少一种，但也不限于以上几种或几种组合；
24.所述第二电极层的厚度为100～400nm；
25.可选地，所述第二电极层的厚度独立的选自100nm、200nm、300nm、400nm中的任意值或上述任意两点间的范围值。
26.本技术的另一个方面，提供一种上述的基于cmos工艺的红外探测芯片的制备方法，包括：
27.(1)在所述硅基底的引出电极上制备所述电子传输层；
28.(2)采用热蒸发法在所述电子传输层上获得所述se
x
te
1-x
薄膜层；
29.(3)采用磁控溅射工艺，在所述se
x
te
1-x
薄膜层上获得所述第二电极层。
30.可选地，所述步骤(3)具体包括以下步骤：
31.在所述se
x
te
1-x
薄膜层上制备所述空穴传输层；采用磁控溅射工艺，在所述空穴传输层上获得所述第二电极层。
32.可选地，所述热蒸发法选自单源热蒸发法、双源热蒸发法中的至少一种；
33.可选地，所述单源热蒸发法具体包括：
34.以se
x
te
1-x
合金粉为原料，蒸发温度为350～500℃，蒸发速度为1～5nm/s，蒸发时长为30～90mins，蒸发腔室内的真空度为10-6
～6
×
10-5
torr；
35.可选地，所述蒸发温度独立的选自350℃、400℃、450℃、500℃中的任意值或上述任意两点间的范围值；
36.可选地，所述蒸发速度独立的选自1nm/s、2nm/s、3nm/s、4nm/s、5nm/s中的任意值或上述任意两点间的范围值；
37.可选地，所述蒸发时长独立的选自30mins、60mins、90mins中的任意值或上述任意两点间的范围值；
38.可选地，所述双源热蒸发法具体包括：
39.以含有碲源、硒源中至少一种的原料进行热蒸发，其中，碲源蒸发温度为350～500℃，蒸发速度为1～5nm/s，蒸发腔室内的真空度为10-6
～6
×
10-5
torr，蒸发时长为30～90mins；硒源蒸发温度200～250℃，蒸发速度为1～5nm/s，蒸发腔室内的真空度为10-6
～6
×
10-5
torr，蒸发时长为30～90mins；
40.可选地，所述碲源蒸发温度独立的选自350℃、400℃、450℃、500℃中的任意值或上述任意两点间的范围值；蒸发速度独立的选自1nm/s、2nm/s、3nm/s、4nm/s、5nm/s中的任意值或上述任意两点间的范围值；
41.可选地，所述硒源蒸发温度200℃、230℃、250℃中的任意值或上述任意两点间的范围值；蒸发速度独立的选自1nm/s、2nm/s、3nm/s、4nm/s、5nm/s中的任意值或上述任意两点间的范围值。
42.可选地，步骤(2)中热蒸发后还包括退火，可根据组分变化选择；退火在完成热蒸发se
x
te
1-x
后进行；
43.可选地，所述退火的温度为180～300℃；退火的时间为5～30mins；
44.可选地，所述退火的温度独立的选自180℃、220℃、260℃、300℃中的任意值或上述任意两点间的范围值；
45.可选地，所述退火的时间取决于se
x
te
1-x
中的x值。
46.可选地，碲源为碲粉，硒源为硒粉。
47.作为一种具体的实施方式，所述基于cmos工艺的红外探测芯片的制备方法包括以下步骤：
48.(1)采用射频磁控溅射工艺i，在所述硅基底的引出电极上获得所述电子传输层；
49.(2)采用热蒸发法在所述电子传输层上获得所述se
x
te
1-x
薄膜层；
50.(3)采用射频磁控溅射工艺ii，在所述se
x
te
1-x
薄膜层上获得所述空穴传输层；
51.(4)采用磁控溅射工艺，在所述空穴传输层上获得所述第二电极层。
52.作为一种具体的实施方式，所述射频磁控溅射工艺i中，工艺i参数为：溅射功率为50～200w，溅射时间为30～90mins，溅射的氛围o2:ar＝0：100～2:98。所述射频磁控溅射工艺ii中，工艺ii参数为：溅射功率为50～200w，溅射时间为30～90mins，溅射的氛围为o2:ar＝0：100～2:98；
53.可选地，所述磁控溅射工艺的工艺参数为：溅射功率为50～200w，溅射时间为10～30mins，溅射的氛围o2:ar＝0：33～1:33。
54.可选地，所述溅射功率独立的选自50w、100w、150w、200w中的任意值或上述任意两点间的范围值；
55.可选地，所述溅射时间独立的选自10mins、20mins、30mins中的任意值或上述任意两点间的范围值。
56.本技术的再一个方面，提供一种红外探测器，包括：
57.上述基于cmos工艺的红外探测芯片或根据上述的制备方法获得的基于cmos工艺的红外探测芯片；所述基于cmos工艺的红外探测芯片设置在所述壳体内。
58.本技术能产生的有益效果包括：
59.本技术所提供的se
x
te
1-x
(0≤x≤1)合金红外探测器可以通过热蒸发等工艺直接在cmos电路基片上制备；se
x
te
1-x
薄膜层制备过程中，热蒸发后的退火无需高温(＞300℃)处理，无需分子束外延、无需倒装焊等复杂工艺，降低了红外探测芯片的成本，简化了生产工艺流程，与现有技术相比，实现低成本、工艺简单的cmos一体化红外探测芯片的制备。
附图说明
60.图1为本技术实施例1中获得的基于cmos工艺的红外探测芯片；
61.图2为本技术实施例1和实施例2中制备se
x
te
1-x
薄膜层的两种热蒸发工艺，其中，a图为实施例2采用的双源共蒸发工艺，b图为实施例1采用的合金单源蒸发工艺。
62.其中：
63.1、cmos电路及引出电极；2、电子传输层；3、se
x
te
1-x
薄膜层；4、空穴传输层；5、第二电极层。
具体实施方式
64.下面结合实施例详述本技术，但本技术并不局限于这些实施例。
65.如无特别说明，本技术的实施例中的原料均通过商业途径购买，其中碲粉、硒粉采购自阿拉丁。
66.实施例中，热蒸发制备se
x
te
1-x
薄膜采用科特
·
莱思科热蒸发镀膜系统cosmo；
67.磁控溅射制备ito、zno及nio
x
薄膜采用北京泰科诺科技公司生产的高真空多靶磁控溅射镀膜系统jcp500；
68.se
x
te
1-x
合金在马弗炉中制备，采用科晶1200℃小型井式炉vbf-1200x。
69.制备例1
70.se
0.3
te
0.7
合金具体制备方法如下：
71.原料1.18g碲粉、4.47g硒粉密封进石英管后，放进马弗炉内，在一个小时内加热到560℃，烧结保温12小时，并用12小时恢复到室温，获得se
0.3
te
0.7
合金。
72.实施例1
73.(1)准备硅基底，包括cmos读出电路，cmos读出电路为商用1.6万(128
×
128)像素cmos读出电路，包括开窗露出的引出电极；
74.(2)在引出电极上制备氧化锌电子传输层：氧化锌层采用射频磁控溅射工艺制备，以氧化锌为溅射原料，溅射功率为200w，溅射时间为30mins，溅射的氛围o2:ar＝1：99，在获得的氧化锌层厚度为400nm。
75.(3)在氧化锌电子传输层上制备se
0.3
te
0.7
薄膜层：采用单源热蒸发se
0.3
te
0.7
合金工艺制备(单源热蒸发工艺见图2中b图)，以制备例1获得的se
0.3
te
0.7
合金作为原料，蒸发温度为400℃，蒸发速度为2nm/s，总的蒸发时长约90mins，蒸发腔室内的真空度2
×
10-6
torr。蒸发完成后，在氮气气氛下，260℃的温度下，退火5min。
76.制备获得的se
x
te
1-x
薄膜层，厚度为1μm，其中在x取为0.3，可响应到1500nm波段。
77.(4)在se
x
te
1-x
薄膜层上制备空穴传输层(nio薄膜)：nio层采用射频磁控溅射工艺制备，以nio为溅射原料，溅射功率为200w，溅射时间为30mins，溅射的氛围为o2:ar＝0：99。nio层厚度为100nm。
78.(5)在空穴传输层上制备第二电极层(ito薄膜)：采用直流磁控溅射工艺制备，以氧化铟与氧化锡的混合物块体为溅射原料，溅射功率为100w，溅射时间为10mins，溅射的氛围为o2:ar＝0:33。第二电极层的厚度为200nm。
79.获得的基于cmos工艺的红外探测芯片见图1，芯片结构自下向上，依次包括cmos电路及引出电极1、电子传输层2、se
x
te
1-x
薄膜层3、空穴传输层4、第二电极层5，这一芯片结构将感光层(se
x
te
1-x
薄膜层，即为se
0.3
te
0.7
薄膜层)与cmos电路集成在一起，而不需要引入倒装焊、分子束外延等工艺，降低了红外探测芯片的成本和工艺难度。
80.实施例2
81.(1)准备硅基底，包括cmos读出电路，cmos读出电路为商用1.6万(128
×
128)像素
cmos读出电路，包括开窗露出的引出电极；
82.(2)在引出电极上制备氧化锌电子传输层：氧化锌层采用射频磁控溅射工艺制备，以zno块体作为溅射原料，溅射功率为100w，溅射时间为30mins，溅射的氛围o2:ar＝1:99，在获得的氧化锌层厚度约为200nm。
83.(3)在氧化锌电子传输层上制备se
x
te
1-x
薄膜层：采用双源热蒸发工艺制备(双源热蒸发工艺见图2中a图)，2gte源为碲粉，蒸发温度为450℃，蒸发速度为3nm/s，腔室内的真空度＜10-6
torr；2gse源为硒粉，蒸发温度200℃，蒸发速度为1.28nm/s，腔室内的真空度10-6
torr。蒸发完成后，在氮气气氛下，260℃的温度下，退火5min。
84.制备获得的se
x
te
1-x
薄膜层为se
0.3
te
0.7
，厚度为1μm，可响应到1500nm波段。
85.(4)在se
x
te
1-x
薄膜层上制备空穴传输层(nio薄膜)：nioy层采用射频磁控溅射工艺制备，以氧化镍靶材作为溅射原料，溅射功率为200w，溅射时间为30mins，溅射的氛围为o2:ar＝0：99。nioy层厚度为100nm。
86.(5)在空穴传输层上制备第二电极层(ito薄膜)：采用直流磁控溅射工艺制备，以氧化铟与氧化锡的混合物块体为溅射原料，溅射功率为100w，溅射时间为10mins，溅射的氛围为o2:ar＝0：33。第二电极层的厚度为200nm。
87.图2为实施例1和实施例2中制备se
0.3
te
0.7
薄膜层的两种热蒸发工艺，其中a图为实施例2采用的双源共蒸发工艺，b图为实施例1采用的合金单源蒸发工艺。采用双源共蒸时，方便调节薄膜组分，但对仪器要求较高；采用se
0.3
te
0.7
合金单源蒸发时，工艺简单，但由于硒、碲饱和蒸气压不同，可能存在薄膜组分分布不均的问题。
88.以上所述，仅是本技术的几个实施例，并非对本技术做任何形式的限制，虽然本技术以较佳实施例揭示如上，然而并非用以限制本技术，任何熟悉本专业的技术人员，在不脱离本技术技术方案的范围内，利用上述揭示的技术内容做出些许的变动或修饰均等同于等效实施案例，均属于技术方案范围内。