半导体器件结构及其形成方法与流程

1.本技术的实施例提供了半导体器件结构及其形成方法。


背景技术：

2.半导体器件用于各种电子应用，诸如个人电脑、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积绝缘或ild结构、导电层和半导体材料层以及使用光刻来图案化各个材料层以在其上形成电路组件和元件来制造。通常在单个半导体晶圆上制造许多集成电路，并且通过沿划线在集成电路之间锯切来分割晶圆上的独立管芯。独立管芯通常单独封装，例如在多芯片模块中或在其它类型的封装中。
3.最近，已经引入了多栅极器件，试图通过增加栅极-沟道耦合来提高栅极控制，减小截止态电流并且减小短沟道效应(sce)。已经引入的一种这样的多栅极器件是全环栅晶体管(gaa)。gaa器件因其栅极结构而得名，该栅极结构可以在沟道区域周围延伸，从而在两侧或四侧上提供对沟道的访问。gaa器件与传统的互补金属氧化物半导体(cmos)工艺兼容。
4.但是，在纳米线周围集成制造gaa部件可能具有挑战性。例如，虽然目前的方法在许多方面都令人满意，但是仍然需要继续改进。


技术实现要素：

5.本技术的一些实施例提供了一种用于形成半导体器件结构的方法，所述方法包括：形成堆叠在衬底上方的交替的第一半导体层和第二半导体层；蚀刻所述第一半导体层和所述第二半导体层以形成鳍结构；氧化所述第一半导体层的侧壁以形成所述第一半导体层的第一氧化部分，并且氧化所述第二半导体层的侧壁以形成所述第二半导体层的第二氧化部分；去除所述第二半导体层的所述第二氧化部分，其中，在去除所述第二氧化部分之后，所述第二半导体层的上层窄于所述第二半导体层的下层；去除所述第一半导体层以在所述第二半导体层之间形成栅极开口；以及在所述栅极开口中形成栅极结构，所述栅极结构围绕所述第二半导体层。
6.本技术的另一些实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成其间形成有第一半导体层的底部第二半导体层、中间第二半导体层和顶部第二半导体层；使用第一掩模层图案化所述底部第二半导体层、所述中间第二半导体层、所述顶部第二半导体层和所述第一半导体层以形成鳍结构，其中，所述第一掩模层具有第一宽度；减薄所述顶部第二半导体层以具有第二宽度，其中，所述第二宽度小于所述第一宽度；横跨所述鳍结构形成伪栅极结构；在所述伪栅极结构的相对侧上形成源极/漏极外延结构；去除所述伪栅极结构和所述第一半导体层；以及形成围绕所述第二半导体层的栅极结构。
7.本技术的又一些实施例提供了一种半导体器件结构，包括：底部纳米结构、中间纳米结构和顶部纳米结构，形成在衬底上方；栅极结构，包裹所述底部纳米结构、所述中间纳米结构和所述顶部纳米结构；间隔件层，形成在所述栅极结构的相对侧上方；以及源极/漏极外延结构，形成在所述栅极结构的相对侧上，其中，所述底部纳米结构宽于所述中间纳米
结构，并且所述中间纳米结构和所述顶部纳米结构具有基本上相同的宽度。
附图说明
8.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
9.图1是根据本发明的一些实施例的半导体器件结构的立体图。
10.图2a-1、图2a-2、图2b-1、图2b-2、图2c-1、图2c-2、图2d-1、图2d-2、图2e-1、图2e-2、图2f-1、图2f-2、图2g-1、图2g-2、图2h-1、图2h-2、图2i-1和图2i-2是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
11.图2a-3、图2b-3、图2c-3和图2d-3是根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
12.图2c-4是根据本发明的一些实施例的形成半导体器件结构的放大截面图。
13.图3a-1、图3a-2、图3b-1、图3b-2、图3c-1、图3c-2、图3d-1、图3d-2、图3e-1、图3e-2、图3f-1和图3f-2是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
14.图3a-3和图3b-3是根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
15.图4a-1、图4a-2、图4b-1、图4b-2、图4c-1、图4c-2、图4d-1和图4d-2是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
16.图4a-3、图4b-3和图4c-3是根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
17.图5a-1、图5a-2、图5b-1、图5b-2、图5c-1、图5c-2、图5d-1、图5d-2、图5e-1、图5e-2、图5f-1、图5f-2、图5g-1、图5g-2、图5h-1、图5h-2是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
18.图5a-3、图5b-3和图5c-3是根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
19.图6a-1、图6a-2、图6b-1、图6b-2、图6c-1、图6c-2、图6d-1、图6d-2、图6e-1、图6e-2、图6f-1和图6f-2是根据本发明的一些实施例的半导体器件结构的截面图。
20.图6a-3、图6b-3、图6c-3和图6d-3是根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
21.图7a-1、图7a-2、图7b-1、图7b-2、图7c-1、图7c-2、图7d-1、图7d-2、图7e-1和图7e-2是根据本发明的一些实施例的形成半导体器件结构的各个阶段的截面图。
22.图7a-3、图7b-3和图7c-3是根据本发明的一些实施例的形成半导体器件结构的各个阶段的立体图。
23.图8-1和图8-2是根据本发明的一些实施例的半导体器件结构的截面图。
具体实施方式
24.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。
下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
25.描述了实施例的一些变体。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其它实施例可以替换或消除所描述的一些操作。
26.提供了用于形成半导体器件结构的实施例。用于形成半导体器件结构的方法可以包括形成具有较宽底部纳米结构和较窄顶部纳米结构的鳍结构。因此，可以在器件面积增加很少或不增加的情况下实现较高的驱动电流和较低的总电阻。
27.图1是根据本发明的一些实施例的半导体器件结构10a的立体图。半导体器件结构10a是纳米结构晶体管(例如，纳米片晶体管、纳米线晶体管、多桥沟道、纳米带fet、全环栅(gaa)晶体管结构)。图2a-1、图2a-2、图2b-1、图2b-2、图2c-1、图2c-2、图2d-1、图2d-2、图2e-1、图2e-2、图2f-1、图2f-2、图2g-1、图2g-2、图2h-1、图2h-2、图2i-1和图2i-2是根据本发明的一些实施例的形成半导体器件结构10a的各个阶段的截面图。图2a-1、图2b-1、图2c-1、图2d-1、图2e-1、图2f-1、图2g-1、图2h-1和图2i-1显示了沿图1中的线1-1截取的截面图。图2a-2、图2b-2、图2c-2、图2d-2、图2e-2、图2f-2、图2g-2、图2h-2和图2i-2显示了沿图1中的线2-2截取的截面图。图2a-3、图2b-3、图2c-3和图2d-3是根据本发明的一些实施例的分别在图2a-1、图2b-1、图2c-1和图2d-1中所示的工艺阶段形成半导体器件结构10a的各个阶段的立体图。
28.根据一些实施例，提供了衬底102，如图1、图2a-1、图2a-2和图2a-3中所示。衬底102可以是半导体晶圆，诸如硅晶圆。衬底102也可以包括其它元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以包括但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以包括但不限于碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以包括但不限于sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp。衬底102可以包括外延层。例如，衬底102可以是位于块状半导体上面的外延层。此外，衬底102也可以是绝缘体上半导体(soi)。soi衬底可以通过晶圆接合工艺、硅膜转移工艺、注氧隔离(simox)工艺、其它适用的方法或它们的组合来制造。衬底102可以是n型衬底。衬底102可以是p型衬底。
29.下一步，在衬底102上方交替堆叠包括第一半导体层104-1和第二半导体层106-1的半导体堆叠件。第一半导体层104-1可以包括底部第一半导体层104b-1、中间第一半导体层104m-1和顶部第一半导体层104t-1。第二半导体层106-1可以包括底部第二半导体层106b-1、中间第二半导体层106m-1和顶部第二半导体层106t-1。
30.第一半导体层104-1和第二半导体层106-1可以包括si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp。第一半导体层104-1和第二半导体层106-1可以由具有不同蚀刻速率的不同材料制成。在一些实施例中，第一半导体层104-1包括sige并且第二半导体层106-1包括si。
31.第一半导体层104-1和第二半导体层106-1可以通过低压化学气相沉积(lpcvd)工艺、外延生长工艺、其它适用的方法或它们的组合来形成。外延生长工艺可以包括分子束外延(mbe)、金属有机化学气相沉积(mocvd)或气相外延(vpe)。
32.应该指出，虽然在图1、图2a-1、图2a-2和图2a-3中显示存在第一半导体层104b-1/104m-1/104t-1的三个层以及第二半导体层106b-1/106m-1/106t-1的三个层，但是第一半导体层104-1和第二半导体层106-1的数量在此不受限制，并且可以包括更少或更多的层，这取决于性能和工艺的需要。
33.下一步，根据一些实施例，在第一半导体层104-1和第二半导体层106-1上方毯式形成垫层108-1，如图2a-1、图2a-2和图2a-3中所示。垫层108-1可以形成在最顶部第二半导体层106-1上方。垫层108-1可以由氮化硅、氧化硅、氮氧化硅或其它适用的材料制成。垫层108-1可以通过沉积工艺来形成，诸如化学气相沉积(cvd)工艺、高密度等离子体化学气相沉积(hdpcvd)工艺、旋涂工艺、溅射工艺或另一适用的工艺。
34.之后，可以在垫层108-1上方形成掩蔽层(未显示)，诸如光刻胶层。光刻胶层可以在图案化工艺中图案化。图案化工艺可以包括光刻工艺和蚀刻工艺。光刻工艺的实例包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘烤)。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。因此，可以获得图案化的垫层108-1，如图2a-1、图2a-2和图2a-3中所示。之后，可以去除图案化的光刻胶层。
35.之后，根据一些实施例，通过使用垫层108-1作为掩模，对第一半导体层104-1和第二半导体层106-1实施蚀刻工艺以形成鳍结构110，如图1、图2a-1、图2a-2和图2a-3中所示。在一些实施例中，第一半导体层104-1和第二半导体层106-1通过干蚀刻工艺来蚀刻。例如，蚀刻工艺可以在约1毫托至约8000毫托范围内的压力下实施。蚀刻工艺可以在约20℃至约300℃范围内的温度下实施。蚀刻工艺可以利用100w至约1000w范围内的功率实施。如果蚀刻工艺的压力、温度和功率太高，则沟道区域可能会过蚀刻。如果蚀刻工艺的压力、温度和功率太低，则沟道区域可能会蚀刻不充分。蚀刻工艺可以包括分别蚀刻第一半导体层104-1和第二半导体层106-1的多个蚀刻工艺。
36.在一些实施例中，鳍结构110的顶部部分和鳍结构110的底部部分具有基本上相同的宽度，从而使得鳍结构110在截面图中具有矩形形状。
37.可以使用其它工艺来图案化鳍结构110。例如，结构可以使用双重图案化或多重图案化工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一些实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化纳米结构晶体管(例如，纳米片晶体管、纳米线晶体管、多桥沟道、纳米带fet、全环栅(gaa)晶体管结构)。
38.根据一些实施例，在形成鳍结构110之后，可以在鳍结构110之间的沟槽中形成隔离区域，如图1、图2a-1和图2a-3中所示。隔离区域可以包括衬垫层109和隔离结构111。衬垫层109形成在鳍结构110之间的沟槽中。衬垫层109可以共形形成在衬底102和鳍结构110上方。衬垫层109可以用于保护鳍结构110在以下工艺(诸如退火工艺或蚀刻工艺)中免于损坏。衬垫层109可以由氮化硅制成。衬垫层109可以通过使用热氧化、cvd工艺、原子层沉积(ald)工艺、lpcvd工艺、等离子体增强cvd(pecvd)工艺、hdpcvd工艺、可流动cvd(fcvd)工
艺、另一适用的工艺或它们的组合来形成。
39.下一步，在鳍结构110之间的沟槽中的衬垫层109上方形成填充材料(例如，隔离结构111的材料)。填充材料可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)或另一低k介电材料制成。填充材料可以通过沉积工艺来沉积，诸如化学气相沉积(cvd)工艺、旋涂玻璃工艺或另一适用的工艺。
40.下一步，可以对填充材料和衬垫层109实施蚀刻工艺以形成衬垫层109和隔离结构111，如图2a-1和图2a-3中所示。蚀刻工艺可以用于去除衬垫层109的顶部部分和隔离结构111的顶部部分。因此，第一半导体层104-1和第二半导体层106-1可以暴露，并且剩余的隔离结构111和衬垫层109可以围绕鳍结构110的基底部分。衬垫层109和隔离结构111的剩余部分可以是围绕鳍结构110的基底部分的浅沟槽隔离(sti)结构。隔离结构111和衬垫层109可以配置为防止电干扰或串扰。因此，可以在鳍结构110之间形成沟槽。
41.之后，根据一些实施例，实施氧化工艺134以在第二半导体层106-1的侧壁上方形成氧化硅136并且在第一半导体层104-1的侧壁上方形成氧化硅锗137，如图2b-1、图2b-2和图2b-3中所示。
42.氧化工艺134可以是在炉中实施的热氧化工艺。氧化工艺134可以使用包括氧的氧化剂。氧化工艺134可以包括使用o2自由基、o2等离子体、o2注入、o3或它们的组合。
43.通过改变氧化剂的位置，鳍结构110的顶部部分可以比鳍结构110的底部部分氧化得多。例如，通过诸如o2注入或o2等离子体工艺的定向氧化，在鳍结构110的顶部部分处可能存在比鳍结构110的底部多的氧化剂。
44.氧化工艺134可以在约1毫托至约12000毫托范围内的压力下实施。氧化工艺134可以在室温至约450℃范围内的温度下实施。如果氧化工艺134的温度较高，则氧化工艺134可以较快。
45.在实施氧化工艺134之后，可以在顶部第二半导体层106t-1、中间第二半导体层106m-1和底部第二半导体层106b-1的侧壁上方分别形成顶部氧化硅136t、中间氧化硅136m和底部氧化硅136b。此外，可以在顶部第一半导体层104t-1、中间第一半导体层104m-1和底部第一半导体层104b-1的侧壁上方形成顶部氧化硅锗137t、中间氧化硅锗137m和底部氧化硅锗137b。
46.因为氧化工艺134可以是定向氧化工艺，所以形成在第二半导体层106-1的不同高度处的侧壁上方的氧化硅136可以具有不同的宽度。在一些实施例中，顶部氧化硅136t厚于中间氧化硅136m(例如，在截面视图中更宽)，并且中间氧化硅136m厚于底部氧化硅136b。在一些实施例中，在实施氧化工艺134之后，垫层108-1宽于顶部第二半导体层106t-1。
47.类似地，形成在第一半导体层104-1的不同高度处的侧壁上方的氧化硅锗137可以具有不同的厚度。在一些实施例中，顶部氧化硅锗137t厚于中间氧化硅锗137m(例如，在截面图中更宽)，并且中间氧化硅锗137m厚于底部氧化硅锗137b。在一些实施例中，在实施氧化工艺134之后，垫层108-1宽于顶部第一半导体层104t-1。
48.在一些实施例中，第二半导体层106-1中的硅比第一半导体层104-1中的硅锗氧化得多。因此，在鳍结构110的类似高度处，氧化硅136可以厚于氧化硅锗137(例如，在截面图中更宽)。例如，顶部氧化硅136t可以厚于顶部氧化硅锗137t。
49.之后，根据一些实施例，去除第二半导体层106-1的侧壁上方的氧化硅136和垫层
108-1，如图2c-1、图2c-2和图2c-3中所示。在一些实施例中，因为第一半导体层104-1的侧壁上方的氧化硅锗137保留，所以氧化硅锗137从鳍结构110的侧壁突出。在一些实施例中，在去除氧化硅136之后，第二半导体层106-1的每个具有垂直侧壁。
50.垫层108-1可以通过蚀刻工艺来去除。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。氧化硅136可以通过干蚀刻工艺或湿蚀刻工艺和/或其它合适的蚀刻工艺来去除。在一些实施例中，氧化硅136通过湿蚀刻工艺来去除。湿蚀刻工艺可以包括使用稀释的hf(dhf)作为蚀刻剂。湿蚀刻工艺可以在从室温至约80℃的范围内的温度下实施。在用于去除氧化硅136的湿蚀刻工艺期间，也可以略微去除氧化硅锗137和隔离结构111。
51.图2c-4是根据本发明的一些实施例的图2c-1中所示的虚线框的放大截面图。在湿蚀刻工艺期间，可以略微去除隔离结构111。因此，隔离结构111的顶面可以低于衬底102和衬垫层109的顶面。
52.因为顶部氧化硅136t厚于中间氧化硅136m并且中间氧化硅136厚于底部氧化硅136b，所以在去除顶部氧化硅136t、中间氧化硅136m和底部氧化硅136b之后，顶部第二半导体层106t-1、中间第二半导体层106m-1和底部第二半导体层106b-1具有不同的宽度。在一些实施例中，底部第二半导体层106b-1宽于中间第二半导体层106m-1，并且中间第二半导体层106m-1宽于顶部第二半导体层106t-1。如图2c-1中所示，顶部第二半导体层106t-1具有顶部宽度106tw。
53.下一步，根据一些实施例，在鳍结构110上方并且横跨鳍结构110形成伪栅极结构213a，如图2d-1、图2d-2和图2d-3中所示。根据一些实施例，因为不去除氧化硅锗137，所以伪栅极结构213a形成在氧化硅锗137上方并且与氧化硅锗137直接接触。在一些实施例中，伪栅极结构213a具有垂直夹置在氧化硅锗137之间的延伸部分。也就是说，第二半导体层106-1的侧壁和伪栅极结构213a之间的界面与氧化硅锗137的侧壁和伪栅极结构213a之间的界面不对准。
54.伪栅极结构213a可以包括伪栅极介电层127和伪栅电极层112。可以在随后步骤中替换伪栅极介电层127和伪栅电极层112以形成具有例如高k介电层和金属栅电极层的导电栅极结构。
55.伪栅极介电层127可以包括氧化硅层。氧化硅层可以通过氧化工艺(例如，干氧化工艺或湿氧化工艺)、化学气相沉积工艺、其它适用的工艺或它们的组合来形成。在一些实施例中，氧化硅层覆盖第二半导体层106-1和氧化硅锗137，并且氧化硅层的形成在氧化硅锗137上方的部分厚于氧化硅层的形成在第二半导体层106-1上方的部分。可选地，伪栅极介电层127可以包括高k介电层(例如，介电常数大于3.9)，诸如氧化铪(hfo2)。可选地，高k介电层可以包括其它高k电介质，诸如lao、alo、zro、tio、ta2o5、y2o3、srtio3、batio3、bazro、hfzro、hflao、hftao、hfsio、hfsion、hftio、lasio、alsio、(ba,sr)tio3、al2o3、其它适用的高k介电材料或它们的组合。高k介电层可以通过化学气相沉积工艺(例如，等离子体增强化学气相沉积(pecvd)工艺或金属有机化学气相沉积(mocvd)工艺)、原子层沉积(ald)工艺(例如，等离子体增强原子层沉积(peald)工艺)、物理气相沉积(pvd)工艺(例如，真空蒸发工艺或溅射工艺)、其它适用的工艺或它们的组合来形成。
56.伪栅电极层112可以包括多晶硅(poly-si)、多晶硅锗(poly-sige)、其它适用的材料或它们的组合。伪栅电极层112可以通过化学气相沉积工艺(例如，低压化学气相沉积工
艺或等离子体增强化学气相沉积工艺)、物理气相沉积工艺(例如，真空蒸发工艺或溅射工艺)、其它适用的工艺或它们的组合来形成。
57.之后，通过使用图案化光刻胶层作为掩模(未显示)，对伪栅极介电层127和伪栅电极层112实施蚀刻工艺以形成伪栅极结构213a。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。根据一些实施例，在蚀刻工艺之后，第一半导体层104-1和第二半导体层106-1在伪栅极结构112的相对侧暴露，如图1、图2d-2和图2d-3中所示。
58.下一步，根据一些实施例，在伪栅极结构213a的相对侧壁上形成间隔件114，如图1、图2d-2和图2d-3中所示。间隔件层114可以包括一个或多个间隔件，诸如包括图2d-2和图2d-3中所示的间隔件层114a和114b的双层结构。间隔件层114a可以首先共形形成在伪栅极结构112的侧壁上方，并且间隔件层114b可以形成在间隔件层114a上方。间隔件层114a在截面图中具有l形，如图2d-2和图2d-3中所示。间隔件层114a和114b可以包括不同的材料。间隔件层114a和114b可以由氧化硅、氮化硅、氮氧化硅和/或介电材料制成。间隔件层114可以通过化学气相沉积(cvd)工艺、旋涂玻璃工艺或另一适用的工艺来形成。之后，根据一些实施例，可以在一个或多个蚀刻工艺中去除在伪栅极结构213a的相对侧上暴露的鳍结构110的第一半导体层104-1和第二半导体层106-1，以形成源极/漏极凹槽113，如图2e-1和图2e-2中所示。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺或它们的组合。鳍结构110可以通过干蚀刻工艺来蚀刻。
59.下一步，根据一些实施例，从源极/漏极凹槽113横向蚀刻第一半导体层104-1，以在第一半导体层104-1的相对侧处形成凹槽115，如图2e-2中所示。可以去除第一半导体层104-1的外部部分，并且第一半导体层104-1的位于伪栅极结构213a或间隔件层114下面的内部部分可以保留。第一半导体层104-1的横向蚀刻可以是干蚀刻工艺、湿蚀刻工艺或它们的组合。在横向蚀刻之后，蚀刻的第一半导体层104-1的侧壁可以与第二半导体层106-1的侧壁不对准。蚀刻的第一半导体层104-1可以具有笔直侧壁或弯曲侧壁，这取决于蚀刻工艺。
60.下一步，根据一些实施例，在凹槽113中形成内部间隔件117，如图2f-1和图2f-2中所示。内部间隔件117可以在随后形成的源极/漏极外延结构和栅极结构之间提供屏障。内部间隔件117可以由氧化硅、氮化硅、碳氮化硅(sicn)、碳氮氧化硅(siocn)或它们的组合制成。内部间隔件117可以通过沉积工艺和回蚀工艺来形成。沉积工艺可以包括cvd工艺(诸如lpcvd、pecvd、sacvd或fcvd)、ald工艺、另一适用的方法或它们的组合。回蚀工艺可以包括干蚀刻工艺或湿蚀刻工艺。
61.下一步，根据一些实施例，在源极/漏极凹槽113中形成源极/漏极外延结构116，如图1和图2f-2中所示。源极/漏极外延结构116可以形成在鳍结构110的相对侧上方。
62.根据一些实施例，可以通过外延(epi)工艺在源极/漏极凹槽113中生长应变材料以形成源极/漏极外延结构116，如图1和图2f-2中所示。此外，应变材料的晶格常数可以与衬底102的晶格常数不同。源极/漏极外延结构116可以包括ge、sige、inas、ingaas、insb、gaas、gasb、inalp、inp、sic、sip、另一适用的材料或它们的组合。源极/漏极外延结构116可以通过外延生长步骤来形成，诸如金属有机化学气相沉积(mocvd)、金属有机气相外延(movpe)、等离子体增强化学气相沉积(pecvd)、远程等离子体增强化学气相沉积(rp-cvd)、分子束外延(mbe)、氢化物气相外延(hvpe)、液相外延(lpe)、氯化物气相外延(cl-vpe)或任
何其它合适的方法。源极/漏极外延结构116可以掺杂有一种或多种掺杂剂。例如，源极/漏极外延结构116可以是掺杂有硼(b)的硅锗(sige)或另一适用的掺杂剂。
63.下一步，根据一些实施例，在源极/漏极外延结构116上方形成蚀刻停止层119，如图2g-1和图2g-2中所示。蚀刻停止层119可以包括氮化硅、氧化硅、氮氧化硅(sion)、其它适用的材料或它们的组合。蚀刻停止层119可以通过化学气相沉积工艺(例如，等离子体增强化学气相沉积(pecvd)工艺或金属有机化学气相沉积(mocvd)工艺)、原子层沉积(ald)工艺(例如，等离子体增强原子层沉积(peald)工艺)、物理气相沉积(pvd)工艺(例如，真空蒸发工艺或溅射工艺)、其它适用的工艺或它们的组合来形成。
64.根据一些实施例，在形成源极/漏极外延结构116和蚀刻停止层119之后，在蚀刻停止层119上方形成层间介电(ild)结构118，如图1和图2g-2中所示。ild结构118可以包括一个或多个介电材料层，诸如氧化硅(sio
x
，其中x可以是正整数)、碳氧化硅(sicoy，其中y可以是正整数)、碳氮氧化硅(sincoz，其中z可以是正整数)、氮化硅、氮氧化硅、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、低k介电材料或其它适用的介电材料。低k介电材料的实例包括但不限于氟化石英玻璃(fsg)、碳掺杂的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(bcb)或聚酰亚胺。ild结构118可以通过化学气相沉积(cvd)、旋涂或其它适用的工艺来形成。
65.之后，根据一些实施例，对ild结构118实施平坦化工艺直至伪栅极结构213a的顶面暴露，如图2g-2中所示。在平坦化工艺之后，伪栅极结构213a的顶面可以与间隔件层114和ild结构118的顶面基本上齐平。平坦化工艺可以包括研磨工艺、化学机械抛光(cmp)工艺、蚀刻工艺、其它适用的工艺或它们的组合。
66.下一步，根据一些实施例，去除包括伪栅极介电层127和伪栅电极层112的伪栅极结构213a，如图1、图2h-1和图2h-2中所示。因此，在鳍结构110上方的间隔件层114之间形成沟槽120，并且鳍结构110从沟槽120暴露。伪栅极结构213a可以通过干蚀刻工艺或湿蚀刻工艺来去除。
67.根据一些实施例，在形成沟槽120之后，去除第一半导体层104-1和形成在第一半导体层104-1的侧壁上方的氧化硅锗137以暴露第二半导体层106-1，如图1、图2h-1和图2h-2中所示，其中，第二半导体层106-1的剩余部分形成在源极/漏极外延结构116之间延伸的纳米结构。第二半导体层106-1也称为纳米结构106-1。更具体地，去除第一半导体层104-1和氧化硅锗137以在第二半导体层106-1之间形成开口，从而使得纳米结构106-1形成为具有剩余的第二半导体层106-1。去除工艺可以包括选择性蚀刻工艺。根据一些实施例，选择性蚀刻工艺可以去除第一半导体层104-1，而第二半导体层106-1保留为半导体器件结构10a的沟道区域。
68.去除第一半导体层104-1的选择性蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或它们的组合。选择性蚀刻工艺可以是无等离子体干化学蚀刻工艺。干化学蚀刻工艺的蚀刻剂可以包括诸如hf、nf3、nh3、h2或它们的组合的自由基。
69.在一些实施例中，底部纳米结构106b-1宽于中间纳米结构106m-1，并且中间纳米结构106m-1宽于顶部纳米结构106t-1。在一些实施例中，底部纳米结构106b-1下面的鳍结构110的基底部分宽于底部纳米结构106b-1。在一些实施例中，底部纳米结构106b-1、中间纳米结构106m-1和顶部纳米结构106t-1的底面面积基本上分别等于底部纳米结构106b-1、
中间纳米结构106m-1和顶部纳米结构106t-1的顶面面积。
70.根据一些实施例，在形成纳米结构106-1之后，形成围绕纳米结构106-1的栅极结构124，如图2i-1和图2i-2中所示。栅极结构124可以是多层结构。栅极结构124的每个可以包括介电层126，介电层126可以包括界面层和高k栅极介电层(未单独显示)。栅电极128可以包括一个或多个导电层，诸如一个或多个功函层和导电填充层(未单独显示)。纳米结构106-1可以由界面层围绕并且与界面层直接接触，并且界面层可以由高k栅极介电层围绕。此外，高k栅极介电层可以由一个或多个功函层围绕，并且功函层可以由导电填充层围绕。
71.界面层可以由氧化硅制成，并且界面层可以通过热氧化来形成。高k栅极介电层可以包括介电材料，诸如hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其它适用的高k介电材料或它们的组合。高k栅极介电层可以通过使用cvd、ald、其它适用的方法或它们的组合来形成。
72.功函层可以由金属材料制成，并且金属材料可以包括n功函金属和/或p功函金属。n功函金属可以包括钨(w)、铜(cu)、钛(ti)、银(ag)、铝(al)、钛铝合金(tial)、氮化钛铝(tialn)、碳化钽(tac)、碳氮化钽(tacn)、氮化硅钽(tasin)、锰(mn)、锆(zr)或它们的组合。p功函金属可以包括氮化钛(tin)、氮化钨(wn)、氮化钽(tan)、钌(ru)或它们的组合。功函层可以通过使用cvd、ald、其它适用的方法或它们的组合来形成。
73.导电填充层可以由一个或多个导电材料层制成，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、另一适用的材料或它们的组合。导电填充层可以通过使用cvd、ald、电镀、另一适用的方法或它们的组合来形成。
74.在一些实施例中，栅极结构124围绕纳米结构106，这可以增强栅极控制能力。利用较宽的底部纳米结构106b-1，驱动电流可以较高，并且总电阻可以降低。
75.下一步，穿过ild结构118和蚀刻停止层119至源极/漏极外延结构116形成接触件。接触件可以通过穿过ild结构118和蚀刻停止层119形成开口以暴露源极/漏极外延结构116来形成。根据一些实施例，可以在源极/漏极外延结构116上方形成金属半导体化合物层121，如图2i-2中所示。金属半导体化合物层121可以减小源极/漏极外延结构116和随后在源极/漏极外延结构116上方形成的接触结构125之间的接触电阻。金属半导体化合物层121可以由硅化钛(tisi2)、硅化镍(nisi)、硅化钴(cosi)或其它合适的低电阻材料制成。金属半导体化合物层121可以通过首先在源极/漏极外延结构116上方形成金属层来形成在源极/漏极外延结构116上方。金属层可以在退火工艺中与源极/漏极外延结构116反应，并且可以产生金属半导体化合物层121。之后，可以在蚀刻工艺中去除未反应的金属层，并且可以留下金属半导体化合物层121。
76.下一步，接触件可以包括一个或多个层。例如，在一些实施例中，可以在源极/漏极开口的底面和侧壁上方共形形成阻挡层123，并且根据一些实施例，在阻挡层123上方形成接触结构125，如图2i-2中所示。阻挡层123可以在源极/漏极开口113中填充导电材料之前形成，以防止导电材料扩散出去。阻挡层123也可以用作粘合层或胶层。阻挡层123的材料可以是tin、ti、其它适用的材料或它们的组合。阻挡层123可以通过物理气相沉积工艺(pvd)(例如，蒸发或溅射)、原子层沉积工艺(ald)、电镀工艺、其它适用的工艺或它们的组合通过沉积阻挡层123材料来形成。
77.接触结构125可以由金属材料(例如，co、ni、w、ti、ta、cu、al、ru、mo、tin、tan和/或它们的组合)、金属合金、多晶硅、其它适用的导电材料或它们的组合制成。接触结构125可以通过化学气相沉积工艺(cvd)、物理气相沉积工艺(pvd)(例如，蒸发或溅射)、原子层沉积工艺(ald)、电镀工艺、另一合适的工艺或它们的组合来沉积接触结构125的导电材料来形成，并且然后可选地实施诸如化学机械抛光(cmp)工艺或回蚀工艺的平坦化工艺，以去除接触结构125和阻挡层123的过量导电材料。在平坦化工艺之后，接触结构125的顶面可以与栅极结构124和间隔件层114的顶面齐平。
78.应该指出，虽然在图2i-1和图2i-2中显示存在三个纳米结构106b-1/106m-1/106t-1，但是纳米结构106-1的数量在此不受限制。例如，可以存在形成在底部纳米结构106b-1和中间纳米结构106m-1之间的第二中间纳米结构。在一些实施例中，其中，底部纳米结构106b-1宽于第二中间纳米结构或者具有基本上等于第二中间纳米结构的宽度，并且第二中间纳米结构宽于中间纳米结构106m-1或者具有基本上等于中间纳米结构106m-1的宽度，并且底部纳米结构106b-1和顶部纳米结构106t-1具有不同的宽度，可以实现更好的器件性能。
79.在一些实施例中，顶部纳米结构106t-1具有平均宽度106tw，中间纳米结构106t-1具有平均宽度106mw，并且底部纳米结构106b-1具有平均宽度106bw。底部纳米结构106b-1的平均宽度106bw与顶部纳米结构106t-1的平均宽度106tw的比率在约1.1至约5的范围内。如果平均宽度106bw与平均宽度106tw的比率太大，则单元面积可能太大并且器件密度可能太低。如果平均宽度106bw与平均宽度106tw的比率太小，则顶部纳米结构106t-1可能消失，并且电流可能太低。
80.利用较宽的底部纳米结构106b-1和较窄的顶部纳米结构106t-1，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。具有不同宽度的纳米结构106-1的鳍结构110可以通过与传统工艺流程兼容的工艺来实现。纳米结构106-1轮廓可以通过氧化工艺和湿蚀刻工艺来实现。因为形成在不同第二半导体层106-1的侧壁上方的氧化硅136具有不同的厚度(例如，宽度)，所以不同的纳米结构106-1可以具有不同的宽度。
81.可以对本发明的实施例进行许多变化和/或修改。图3a-1、图3a-2、图3b-1、图3b-2、图3c-1、图3c-2、图3d-1、图3d-2、图3e-1、图3e-2、图3f-1和图3f-2是根据本发明的一些实施例的形成半导体器件结构10b的各个阶段的截面图。图3a-3和图3b-3是根据本发明的一些实施例的形成半导体器件结构10b的各个阶段的立体图。一些工艺或器件与上述实施例中描述的那些相同或类似，并且因此这里不再重复这些工艺和器件的描述。图3a-1、图3a-2和图3a-3假设已经形成诸如上面参考图2b-1、图2b-2和图2b-3所讨论的结构，其中，相同的参考标号是指相同的元件。图3a-1、图3a-2和图3a-3还示出了，根据一些实施例，在形成伪栅极结构213b之前，完全去除形成在第二半导体层106-1的侧壁上方的氧化硅136以及形成在第一半导体层104-1的侧壁上方的氧化硅锗137。如先前所描述，氧化硅136和氧化硅锗137在不同水平处可以具有不同的厚度(例如，宽度)，并且在去除氧化硅136和氧化硅锗137之后，鳍结构110的第二半导体层106-1的暴露侧壁和第一半导体层104-1的侧壁在截面图中可以具有阶梯形状。
82.氧化硅136和氧化硅锗137可以通过干蚀刻工艺或湿蚀刻工艺和/或其它合适的蚀刻工艺来去除。在一些实施例中，氧化硅136和氧化硅锗137通过湿蚀刻工艺来去除。湿蚀刻
工艺可以在从室温至约80℃的范围内的温度下实施。
83.在一些实施例中，氧化硅136和氧化硅锗137通过相同的蚀刻剂(诸如稀释的hf)来去除。例如，稀释的hf可以以比氧化硅锗137快的速率蚀刻氧化硅136。因此，实施以去除氧化硅136和氧化硅锗137的蚀刻工艺中使用的蚀刻剂可以与先前描述的实施以去除氧化硅136的蚀刻工艺中使用的蚀刻剂(例如，图2a-1至图2i-1中所示)相同，但是蚀刻工艺实施较长时间以去除氧化硅136和氧化硅锗137。
84.之后，根据一些实施例，在鳍结构110上方并且横跨鳍结构110形成包括伪栅极介电层127和伪栅电极层112的伪栅极结构213b，如图3b-1、图3b-2和图3b-3中所示。也就是说，根据一些实施例，伪栅极结构213b形成在鳍结构110的阶梯形侧壁上方。在一些实施例中，伪栅极结构213b覆盖顶部第二半导体层106t-1的顶面，并且也部分覆盖中间第二半导体层106m-1、底部第二半导体层106b-1、顶部第一半导体层104t-1、中间第一半导体层104m-1和底部第一半导体层104b-1的顶面。在一些实施例中，伪栅极介电层127与第二半导体层106-1和第一半导体层104-1的侧壁和顶面接触。伪栅极结构213b可以使用与上面参考图2d-1、图2d-2和图2d-3讨论的伪栅极结构213a类似的工艺/材料来形成。
85.下一步，根据一些实施例，在伪栅极结构213b的相对侧上形成源极/漏极凹槽113，并且在第一半导体层104-1的相对侧处形成凹槽115，如图3c-1和图3c-2中所示。之后，根据一些实施例，在凹槽115中形成内部间隔件117，并且在源极/漏极凹槽113中形成源极/漏极外延结构116，如图3d-1和图3d-2中所示。凹槽113、内部间隔件117和源极/漏极外延结构116可以使用与上面所讨论类似的工艺/材料来形成。
86.之后，根据一些实施例，在源极/漏极外延结构116上方形成蚀刻停止层119，并且在蚀刻停止层119上方形成ild结构118，如图3e-1和图3e-2中所示。蚀刻停止层119和ild结构118可以使用与上面所讨论类似的工艺/材料来形成。
87.下一步，根据一些实施例，去除第一半导体层104-1以形成具有第二半导体层106-1的纳米结构106-1，以及包括界面层和高k介电层126的栅极结构124，并且使用与上面所讨论类似的工艺/材料形成围绕纳米结构106-1的栅电极128，如图3f-1和图3f-2中所示。此外，根据一些实施例，使用与上面所讨论类似的工艺/材料，接触结构125位于源极/漏极外延结构116上方，如图3f-2中所示。
88.利用较宽的底部纳米结构106b-1和较窄的顶部纳米结构106t-1，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。纳米结构106-1轮廓可以通过氧化工艺和湿蚀刻工艺来实现。因为形成在第二半导体层106-1的侧壁上方的氧化硅136具有不同的厚度，所以纳米结构106-1可以具有不同的宽度。纳米结构106-1的轮廓可以通过氧化工艺和湿蚀刻工艺来实现。因为形成在第二半导体层106-1的侧壁上方的氧化硅136具有不同的厚度，所以纳米结构106-1可以具有不同的宽度。在形成伪栅极结构213b之前，可以去除形成在第一半导体层104-1的侧壁上方的氧化硅锗137。
89.可以对本发明的实施例进行许多变化和/或修改。图4a-1、图4a-2、图4b-1、图4b-2、图4c-1、图4c-2、图4d-1和图4d-2是根据本发明的一些实施例的形成半导体器件结构10c的各个阶段的截面图。图4a-3和图4b-3是形成半导体器件结构10c的各个阶段的立体图，并且假设已经形成诸如上面参考图2b-1、图2b-2和图2b-3所讨论的结构，其中，相同的参考标号是指相同的元件。
90.在实施上面参考图2a-1、图2a-2、图2a-3、图2b-1、图2b-2和图2b-3讨论的工艺以在第二半导体层106-1的侧壁上方形成氧化硅136并且在第一半导体层104-1的侧壁上方形成氧化硅锗137之后，完全去除第二半导体层106-1的侧壁上方的氧化硅136和底部氧化硅锗137b，而仅部分去除中间氧化硅锗137m和顶部氧化硅锗137t。氧化硅136和氧化硅锗137可以通过使用dhf作为蚀刻剂的蚀刻工艺来去除。因为氧化硅136和氧化硅锗137的蚀刻速率不同，所以可以仅部分去除氧化硅锗137，而完全去除氧化硅136。剩余的氧化硅锗137的量可以通过修改蚀刻时间和蚀刻工艺中的蚀刻剂的量来控制。
91.也就是说，仅中间氧化硅锗137m和顶部氧化硅锗137t保留并且从鳍结构110的侧壁突出。在一些实施例中，底部第一半导体层104b-1的侧壁暴露。第二半导体层106-1的侧壁也暴露。
92.下一步，根据一些实施例，可以去除形成在第一半导体层104-1的侧壁上方的中间氧化硅锗137m和顶部氧化硅锗137t，如图4b-1、图4b-2和图4b-3中所示。中间氧化硅锗137m和顶部氧化硅锗137t可以通过实施额外蚀刻工艺来去除。蚀刻工艺也可以使用dhf作为蚀刻剂，但是dhf的浓度可以高于先前的蚀刻工艺中使用的浓度。在一些实施例中，第一半导体层104-1和第二半导体层106-1的侧壁暴露。
93.之后，根据一些实施例，在鳍结构110上方并且横跨鳍结构110形成包括伪栅极介电层127和伪栅电极层112的伪栅极结构213c，如图4c-1、图4c-2和图4c-3中所示。伪栅极介电层127和伪栅电极层112可以覆盖第二半导体层106-1的阶梯形侧壁和第一半导体层104-1的侧壁，类似于伪栅极结构213b。在一些实施例中，伪栅极介电层127与第二半导体层106-1的侧壁和顶面以及第一半导体层104-1的侧壁接触。
94.之后，根据一些实施例，在第一半导体层104-1的相对侧上形成内部间隔件117，并且在伪栅极结构213c的相对侧上形成源极/漏极外延结构116，如图4d-1和图4d-2中所示。下一步，根据一些实施例，在源极/漏极外延结构116上方形成蚀刻停止层119，并且在蚀刻停止层119上方形成ild结构118，如图4d-2中所示。
95.下一步，根据一些实施例，形成围绕纳米结构106的包括界面层和高k介电层126的栅极结构124以及栅电极128，如图4d-1和图4d-2中所示。此外，根据一些实施例，接触结构125位于源极/漏极外延结构116上方，如图4d-2中所示。
96.用于形成如图4c-1、图4c-2、图4c-3、图4d-1和图4d-2中所示的伪栅极结构213c、内部间隔件117、源极/漏极外延结构116、蚀刻停止层119、ild结构118、栅极结构124、栅电极128和接触结构125的工艺和材料可以与先前实施例中用于形成伪栅极结构213a、内部间隔件117、源极/漏极外延结构116、蚀刻停止层119、ild结构118、栅极结构124、栅电极128和接触结构125的那些相同或类似。为了简洁的目的，这里不再重复这些工艺的描述。
97.利用较宽的底部纳米结构106b-1和较窄的顶部纳米结构106t-1，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。纳米结构106-1轮廓可以通过氧化工艺和湿蚀刻工艺来实现。因为形成在第二半导体层106-1的侧壁上方的氧化硅136具有不同的厚度，所以纳米结构106-1可以具有不同的宽度。纳米结构106-1轮廓可以通过氧化工艺和湿蚀刻工艺来实现。因为形成在第二半导体层106-1的侧壁上方的氧化硅136具有不同的厚度，所以纳米结构106-1可以具有不同的宽度。当去除形成在第二半导体层106-1的侧壁上方的氧化硅136时，可以部分去除形成在第一半导体层104-1的侧壁上方的氧化硅锗137，并
且在形成伪栅极结构之前，可以完全去除氧化硅锗137。
98.可以对本发明的实施例进行许多变化和/或修改。图5a-1、图5a-2、图5b-1、图5b-2、图5c-1、图5c-2、图5d-1、图5d-2、图5e-1、图5e-2、图5f-1、图5f-2、图5g-1、图5g-2、图5h-1和图5h-2是根据本发明的一些实施例的形成半导体器件结构10d的各个阶段的截面图。图5a-3、图5b-3和图5c-3是根据本发明的一些实施例的形成半导体器件结构10d的各个阶段的立体图。一些工艺或器件与上述实施例中描述的那些相同或类似，并且因此这里不再重复这些工艺和器件的描述。与上面讨论的实施例的不同之处在于，根据一些实施例，如图5a-1和图5a-3中所示，鳍结构110具有锥形侧壁。
99.更具体地，第一半导体层104-1和第二半导体层106-1可以交替堆叠在衬底102上方，并且垫层108-1可以形成在半导体堆叠件上方。下一步，根据一些实施例，可以图案化垫层108-1和半导体堆叠件以形成具有锥形侧壁的鳍结构110，如图5a-1、图5a-2和图5a-3中所示。具有锥形侧壁的鳍结构110可以通过形成梯形形状的光刻胶层以及图案化半导体堆叠件以形成具有光刻胶层的相同斜率的鳍结构110来形成。光刻胶可以使用合适的能量源来形成，诸如对宽带光的泛光曝光、热回流处理或提升曝光焦点。
100.之后，实施氧化工艺134，并且氧化硅136可以形成在第二半导体层106-1的锥形侧壁上方。此外，可以在第一半导体层104-1的侧壁上方形成氧化硅锗137。因为原始鳍结构110具有锥形侧壁，所以氧化硅136和氧化硅锗137也可以具有锥形侧壁。此外，第二半导体层106-1和第一半导体层104-1的未氧化部分也可以具有锥形侧壁。
101.之后，根据一些实施例，去除第二半导体层106-1的侧壁上方的氧化硅136和垫层108-1，如图5b-1、图5b-2和图5b-3中所示。在一些实施例中，因为第一半导体层104-1的侧壁上方的氧化硅锗137保留，所以氧化硅锗137从鳍结构110的侧壁突出。在一些实施例中，第二半导体层106-1的侧壁暴露。暴露的第二半导体层106-1的每个可以具有锥形侧壁。
102.之后，根据一些实施例，在鳍结构110上方并且横跨鳍结构110形成包括伪栅极介电层127和伪栅电极层112的伪栅极结构213d，如图5c-1、图5c-2和图5c-3中所示。更具体地，根据一些实施例，伪栅极结构213d形成在第二半导体层106-1的锥形侧壁和氧化硅锗137的锥形侧壁上方。此外，根据一些实施例，伪栅极结构213d具有夹置在突出氧化硅锗137之间的延伸部分。
103.伪栅极介电层127和伪栅电极层112可以覆盖第二半导体层106-1的侧壁和第一半导体层104-1的侧壁。在一些实施例中，伪栅极介电层127与第二半导体层106-1和氧化硅锗137的侧壁接触。
104.下一步，根据一些实施例，在伪栅极结构213d的相对侧上形成源极/漏极凹槽113，并且在第一半导体层104-1的相对侧处形成凹槽115，如图5d-1和图5d-2中所示。之后，根据一些实施例，在凹槽115中形成内部间隔件117，并且源极/漏极外延结构116形成在源极/漏极凹槽113中，如图5e-1和图5e-2中所示。
105.之后，根据一些实施例，在源极/漏极外延结构116上方形成蚀刻停止层119，并且在蚀刻停止层119上方形成ild结构118，如图5f-1和图5f-2中所示。
106.下一步，根据一些实施例，去除伪栅极结构213d，如图5g-1和图5g-2中所示。因此，在鳍结构110上方的间隔件层114之间形成沟槽120，并且鳍结构110从沟槽120暴露。
107.根据一些实施例，在形成沟槽120之后，在第二半导体层106-1之间形成开口，如图
5g-1和图5g-2中所示。剩余的第二半导体层106-1(也称为纳米结构106-1)可以形成为半导体器件结构10d的沟道区域。在一些实施例中，纳米结构106-1的每个具有锥形侧壁。在一些实施例中，纳米结构106-1的每个在截面图中具有向上的梯形形状。在一些实施例中，底部纳米结构106b-1、中间纳米结构106m-1和顶部纳米结构106t-1的底面面积分别大于底部纳米结构106b-1、中间纳米结构106m-1和顶部纳米结构106t-1的顶面面积。
108.下一步，根据一些实施例，形成围绕纳米结构106的包括界面层和高k介电层126的栅极结构124以及栅电极128，如图5h-1和图5h-2中所示。此外，根据一些实施例，接触结构125位于源极/漏极外延结构116上方，如图5h-2中所示。
109.用于形成如图5e-1、图5e-2、图5f-1、图5f-2、图5g-1、图5g-2、图5h-1和图5h-2中所示的伪栅极结构213d、内部间隔件117、源极/漏极外延结构116、蚀刻停止层119、ild结构118、栅极结构124、栅电极128和接触结构125的工艺和材料可以与先前实施例中用于形成伪栅极结构213a、内部间隔件117、源极/漏极外延结构116、蚀刻停止层119、ild结构118、栅极结构124、栅电极128和接触结构125的那些相同或类似。为了简洁的目的，这里不再重复这些工艺的描述。
110.利用较宽的底部纳米结构106b-1和较窄的顶部纳米结构106t-1，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。纳米结构106-1轮廓可以通过氧化工艺和湿蚀刻工艺来实现。因为形成在第二半导体层106-1的侧壁上方的氧化硅136具有不同的厚度，所以纳米结构106-1可以具有不同的宽度。因为鳍结构110具有锥形侧壁，所以纳米结构106-1可以具有锥形侧壁。
111.可以对本发明的实施例进行许多变化和/或修改。图6a-1、图6a-2、图6b-1、图6b-2、图6c-1、图6c-2、图6d-1、图6d-2、图6e-1、图6e-2、图6f-1和图6f-2是根据本发明的一些实施例的形成半导体器件结构10e的各个阶段的截面图。一些工艺或器件与上述实施例中描述的那些相同或类似，并且因此这里不再重复这些工艺和器件的描述。
112.可以在衬底102上方形成包括第一半导体层104-2和第二半导体层106-2的半导体堆叠件，并且可以在半导体堆叠件上方形成垫层108-2。第一半导体层104-2和第二半导体层106-2可以与先前描述的第一半导体层104-1和第二半导体层106-1类似或相同。根据一些实施例，在第一半导体层104-2、第二半导体层106-2和垫层108-2上方形成图案化的第一掩模层130a，如图6a-1、图6a-2和图6a-3中所示。如图6a-1中所示，图案化的第一掩模层130a具有顶部宽度130aw。下一步，根据一些实施例，实施蚀刻工艺132a以形成鳍结构110，如图6b-1、图6b-2、图6b-3中所示。在实施蚀刻工艺132a之后，鳍结构110可以具有垂直侧壁。蚀刻工艺132a可以是干蚀刻工艺。干蚀刻工艺132a可以包括类似于用于形成先前描述的图2a-1中所示的鳍结构110的蚀刻工艺的多个蚀刻工艺。
113.下一步，根据一些实施例，在鳍结构110上方形成图案化的第二掩模层130b，如图6c-1、图6c-2和图6c-3中所示。如图6c-1中所示，图案化的第二掩模层130b具有顶部宽度130bw。在一些实施例中，第一掩模层130a宽于第二掩模层130b。鳍结构110可以相对较宽，从而允许足够的间隔用于将在其上形成的图案化的第二掩模层130b。在一些实施例中，图案化的第一掩模层130a的顶部宽度130aw大于临界尺寸。
114.之后，根据一些实施例，对中间第二半导体层106m-2和顶部第二半导体层106t-2实施蚀刻工艺132b，而底部第二半导体层106b-2保留，如图6d-1、图6d-2和图6d-3中所示。
图案化的第一掩模层130a的第一顶部宽度130aw可以通过单个图案化工艺来形成，并且图案化的第二掩模层130b的顶部宽度130bw可以通过双重图案化工艺来形成。也就是说，根据一些实施例，鳍结构110的形状通过蚀刻工艺132a和132b来修改。
115.应该指出，图6d-1中的虚线仅表示鳍结构110的侧壁的趋势。在一些实施例中，在蚀刻工艺132a和132b之后，顶部第二半导体层106t-2、中间第二半导体层106m-2和底部第二半导体层106b-2具有垂直侧壁。
116.在蚀刻工艺132b中，去除上部鳍结构110的外部部分。在一些实施例中，去除中间第二半导体层106m-2的外部部分和顶部第二半导体层106t-2的外部部分，而底部第二半导体层106b-2的外部部分保留。因此，底部第二半导体层106b-2宽于中间第二半导体层106m-2，并且中间第二半导体层106m-2具有与顶部半导体层106t-2基本上相等的宽度。蚀刻工艺132b可以是干蚀刻工艺。干蚀刻工艺132b可以包括一个或多个蚀刻工艺。
117.蚀刻工艺132b的持续时间可以小于蚀刻工艺132a的持续时间，并且因此，蚀刻工艺132b仅消耗中间第二半导体层106m-2和顶部第二半导体层106t-2的外部部分。
118.如图6e-1和图6e-2中所示的伪栅极结构(未显示)、内部间隔件117、源极/漏极外延结构116、蚀刻停止层119和ild结构118可以使用与用于形成上述对应元件的那些相同或类似的工艺/材料来形成。为了简洁的目的，这里不再重复这些工艺的描述。
119.下一步，根据一些实施例，去除第一半导体层104-2，并且形成纳米结构106-2，如图6e-1和图6e-2中所示。之后，根据一些实施例，形成围绕纳米结构106-2的包括介电层126的栅极结构124和栅电极128，如图6f-1和图6f-2中所示。用于去除第一半导体层104-2和形成栅极结构124的工艺和材料可以与先前实施例中用于去除第一半导体层104-1和用于形成栅极结构124的那些相同或类似。为了简洁的目的，这里不再重复这些工艺的描述。
120.在一些实施例中，顶部纳米结构106t-2具有顶部宽度106tw。在一些实施例中，图6a-1中所示的第一掩模层130a的顶部宽度130aw宽于如图6f-1中所示的顶部纳米结构106t-2的顶部宽度106tw，因为在第二蚀刻工艺132b中进一步蚀刻顶部纳米结构106t-2。
121.应该指出，虽然在图6a-1至图6f-1、图6a-2至图6f-2和图6a-3至图6c-3中显示存在两个蚀刻工艺132a/132b，但是可以实施各个蚀刻工艺。例如，可以使用额外掩模层来仅进一步去除顶部第二半导体层106t-2的外部部分。因此，底部纳米结构106b-2宽于中间纳米结构106m-2，并且中间纳米结构106m-2宽于顶部纳米结构106t-2。只要底部纳米结构106b-2宽于中间纳米结构106m-2或者具有基本上等于中间纳米结构106m-2的宽度，并且中间纳米结构106m-2宽于顶部纳米结构106t-2或者具有基本上等于顶部纳米结构106t-2的宽度，并且底部纳米结构106b-2和顶部纳米结构106t-2具有不同的宽度，就可以实现更好的器件性能。
122.在一些实施例中，纳米结构106-2具有圆角，如图6f-1中的虚线所示。形成具有圆角的纳米结构106的细节可以在以下实施例中讨论。
123.利用较宽的底部纳米结构106b-2和较窄的顶部纳米结构106t-2，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。纳米结构106-2轮廓可以通过利用具有不同宽度的多个掩模层130a/130b的多个蚀刻工艺来实现。
124.可以对本发明的实施例进行许多变化和/或修改。图7a-1、图7a-2、图7b-1、图7b-2、图7c-1、图7c-2、图7d-1、图7d-2、图7e-1和图7e-2是根据本发明的一些实施例的形成半
导体器件结构10f的各个阶段的截面图。图7a-3、图7b-3和图7c-3是形成半导体器件结构10f的各个阶段的立体图，并且假设已经形成诸如上面参考图2b-1、图2b-2和图2b-3所讨论的结构，其中，相同的参考标号是指相同的元件。因此，根据一些实施例，在实施上面描述的工艺以形成图2b-1、图2b-2和图2b-3中所示的结构之后，通过修整工艺在鳍结构110上方形成图案化的垫层108’，如图7a-1、图7a-2和图7a-3中所示。在一些实施例中，鳍结构110宽于图案化的垫层108’。
125.之后，通过使用图案化的垫层108’作为掩模层实施蚀刻工艺132b。可以进一步蚀刻中间第二半导体层106m-2和顶部第二半导体层106t-2，而底部第二半导体层106b-2保留。根据一些实施例，鳍结构110的形状通过蚀刻工艺132a和132b来修改，如图7b-1、图7b-2、图7b-3、图7c-1、图7c-2和图7c-3中所示。
126.在蚀刻工艺132b中，去除上部鳍结构110的外部部分。在一些实施例中，去除中间第二半导体层106m-2的外部部分和顶部第二半导体层106t-2的外部部分，而底部第二半导体层106b-2的外部部分保留。因此，底部第二半导体层106b-2宽于中间第二半导体层106m-2，并且中间第二半导体层106m-2具有与顶部半导体层106t-2基本上相等的宽度。
127.通过使用图案化的垫层108’作为第二掩模层来进一步蚀刻上部鳍结构110，可以更容易控制第二掩模层的尺寸。
128.蚀刻工艺132b可以是干蚀刻工艺。干蚀刻工艺132b可以包括一个或多个蚀刻工艺。蚀刻工艺132b的持续时间可以小于蚀刻工艺132a的持续时间，因此蚀刻工艺132b仅消耗中间第二半导体层106m-2和顶部第二半导体层106t-2的外部部分。
129.如图7d-1和图7d-2中所示的伪栅极结构(未显示)、内部间隔件117、源极/漏极外延结构116、蚀刻停止层119和ild结构118可以使用与用于形成上述对应元件的那些相同或类似的工艺/材料来形成。为了简洁的目的，这里不再重复这些工艺的描述。
130.下一步，根据一些实施例，去除伪栅极结构和第一半导体层104-2，并且形成纳米结构106-2，如图7d-1和图7d-2中所示。之后，根据一些实施例，形成围绕纳米结构106-2的包括介电层126的栅极结构124和栅电极128，如图7e-1和图7e-2中所示。用于去除第一半导体层104-2和形成栅极结构124的工艺和材料可以与先前实施例中用于去除第一半导体层104-2和用于形成栅极结构124的那些相同或类似。为了简洁的目的，这里不再重复这些工艺的描述。
131.利用较宽的底部纳米结构106b-2和较窄的顶部纳米结构106t-2，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。纳米结构106-2轮廓可以通过修整作为第二掩模层的垫层108’以进一步蚀刻上部鳍结构110来实现。鳍结构110的形状可以更容易控制。
132.可以对本发明的实施例进行许多变化和/或修改。图8-1和图8-2是根据本发明的一些实施例的半导体器件结构10g的截面图。一些工艺或器件与上述实施例中描述的那些相同或类似，并且因此这里不再重复这些工艺和器件的描述。与上面描述的实施例的不同之处在于，根据一些实施例，如图8-1中所示，纳米结构106-3具有圆角。
133.可以实施类似于图5a-1至图5g-1、图5a-2至图5g-2和图5a-3至图5c-3中所示的那些的工艺，并且在纳米结构106-3周围形成栅极结构124，如图8-1和图8-2中所示。在一些实施例中，栅极结构124包括介电层126，并且介电层126包括界面层126a和高k栅极介电层
126b。纳米结构106-3可以具有由形成界面层126a的氧化物沉积工艺引起的圆角。氧化首先在拐角处发生，因此在氧化工艺之后，拐角可以是圆形的。
134.应该指出，虽然图8-1中所示的纳米结构106-3在截面图中具有圆角的向上梯形形状，但是纳米结构106-3也可以具有圆角的矩形形状，这取决于形成纳米结构106-3的工艺。只要底部纳米结构106b-3宽于中间纳米结构106m-3或者具有基本上等于中间纳米结构106m-3的宽度，并且中间纳米结构106m-3宽于顶部纳米结构106t-3或者具有基本上等于顶部纳米结构106t-3的宽度，并且底部纳米结构106b-3和顶部纳米结构106t-3具有不同的宽度，就可以实现更好的器件性能。
135.利用较宽的底部纳米结构106b-3和较窄的顶部纳米结构106t-3，驱动电流可以较高并且总电阻可以较低同时器件面积保持不变。纳米结构106-3可以具有圆角。
136.如先前所描述，通过优化形成鳍结构110的蚀刻工艺，底部纳米结构(例如，底部纳米结构106b-1、106b-2和106b-3)宽于顶部纳米结构(例如，顶部纳米结构106t-1、106t-2和106t-3)。因此，驱动电流可以较高，并且由于较宽的底部纳米结构和中间纳米结构，总电阻可以降低。在如图2b-1中所示的一些实施例中，鳍结构110通过氧化工艺和蚀刻工艺来形成，并且在形成纳米结构106-1之前去除氧化硅锗137。在如图3a-1中所示的一些实施例中，在形成伪栅极结构213b之前去除在氧化工艺期间形成的氧化硅锗137。在如图4a-1中所示的一些实施例中，在去除氧化硅136期间部分去除并且在形成伪栅极结构213c之前完全去除在氧化工艺期间形成的氧化硅锗137。在如图5a-1中所示的一些实施例中，鳍结构110具有锥形侧壁。在如图6a-1和图6c-1中所示的一些实施例中，较宽的纳米结构106b-2和较窄的顶部纳米结构106t-2由多个掩模层130a和130b形成。在如图7a-1和图7b-1中所示的一些实施例中，较宽的纳米结构106b-2和较窄的顶部纳米结构106t-2由掩模层130a和图案化的垫层108’形成。在如图8-1中所示的一些实施例中，纳米结构106-3具有圆角。
137.提供了半导体器件结构及其形成方法的实施例。用于形成半导体器件结构的方法可以包括形成较宽的底部纳米结构和较窄的顶部纳米结构。具有宽于顶部纳米结构的底部纳米结构，驱动电流可以较高，并且总电阻可以降低。
138.在一些实施例中，提供了用于形成半导体器件结构的方法。用于形成半导体器件结构的方法包括形成堆叠在衬底上方的交替的第一半导体层和第二半导体层。用于形成半导体器件结构的方法也包括蚀刻第一半导体层和第二半导体层以形成鳍结构。用于形成半导体器件结构的方法也包括氧化第一半导体层的侧壁以形成第一半导体层的第一氧化部分，并且氧化第二半导体层的侧壁以形成第二半导体层的第二氧化部分。用于形成半导体器件结构的方法也包括去除第二半导体层的侧壁上方的第二氧化物。在去除第二氧化部分之后，第二半导体层的上层窄于第二半导体层的下层。用于形成半导体器件结构的方法也包括去除第一半导体层以在第二半导体层之间形成栅极开口。用于形成半导体器件结构的方法也包括在栅极开口中形成栅极结构，栅极结构围绕第二半导体层。
139.在一些实施例中，提供了用于形成半导体器件结构的方法。用于形成半导体器件结构的方法包括在衬底上方形成其间形成有第一半导体层的底部第二半导体层、中间第二半导体层和顶部第二半导体层。用于形成半导体器件结构的方法也包括图案化底部第二半导体层、中间第二半导体层、顶部第二半导体层和第一半导体层以形成鳍结构。第一掩模层具有第一宽度。用于形成半导体器件结构的方法也包括减少顶部第二半导体层以具有第二
宽度。第二宽度小于第一宽度。用于形成半导体器件结构的方法也包括横跨鳍结构形成伪栅极结构。用于形成半导体器件结构的方法也包括在伪栅极结构的相对侧上形成源极/漏极外延结构。用于形成半导体器件结构的方法也包括去除伪栅极结构和第一半导体层。用于形成半导体器件结构的方法也包括形成围绕第二半导体层的栅极结构。
140.在一些实施例中，提供了半导体器件结构。半导体器件结构包括形成在衬底上方的底部纳米结构、中间纳米结构和顶部纳米结构。半导体器件结构还包括包裹底部纳米结构、中间纳米结构和顶部纳米结构的栅极结构。半导体器件结构还包括形成在栅极结构的相对侧上方的间隔件层。半导体器件结构还包括形成在栅极结构的相对侧上方的源极/漏极外延结构。底部纳米结构宽于中间纳米结构，并且中间纳米结构和顶部纳米结构具有基本上相同的宽度。
141.本技术的一些实施例提供了一种用于形成半导体器件结构的方法，所述方法包括：形成堆叠在衬底上方的交替的第一半导体层和第二半导体层；蚀刻所述第一半导体层和所述第二半导体层以形成鳍结构；氧化所述第一半导体层的侧壁以形成所述第一半导体层的第一氧化部分，并且氧化所述第二半导体层的侧壁以形成所述第二半导体层的第二氧化部分；去除所述第二半导体层的所述第二氧化部分，其中，在去除所述第二氧化部分之后，所述第二半导体层的上层窄于所述第二半导体层的下层；去除所述第一半导体层以在所述第二半导体层之间形成栅极开口；以及在所述栅极开口中形成栅极结构，所述栅极结构围绕所述第二半导体层。在一些实施例中，方法还包括：去除所述第一半导体层的所述第一氧化部分，其中，在去除所述第一氧化部分之后，所述第一半导体层的上层窄于所述第一半导体层的下层。在一些实施例中，所述第二半导体层的位于所述第二半导体层的所述上层的侧壁上的所述第二氧化部分厚于所述第二半导体层的位于所述第二半导体层的所述下层的侧壁上的所述第二氧化部分。在一些实施例中，方法还包括：在去除所述第一半导体层之前，形成覆盖所述鳍结构的伪栅极结构；以及去除所述第一半导体层的所述第一氧化部分，其中，所述伪栅极结构与所述第一半导体层的所述第一氧化部分直接接触。在一些实施例中，所述伪栅极结构的延伸部分夹置在所述第一氧化部分之间。在一些实施例中，方法还包括：去除所述第一半导体层的所述第一氧化部分；以及在去除所述第一半导体层的所述第一氧化部分之后，形成覆盖所述鳍结构的伪栅极结构。在一些实施例中，方法还包括：部分去除所述第一半导体层的所述第一氧化部分，同时去除所述第二半导体层的所述第二氧化部分；在完全去除所述第二半导体层的所述第二氧化部分之后，完全去除所述第一半导体层的所述第一氧化部分；以及在完全去除所述第一半导体层的所述第一氧化部分之后，形成覆盖所述鳍结构的伪栅极结构。在一些实施例中，在去除所述第二氧化部分之后，所述第二半导体层具有锥形侧壁。在一些实施例中，方法还包括：在所述鳍结构的基底部分周围形成隔离结构，其中，所述第二半导体层的所述上层窄于所述鳍结构的基底部分。在一些实施例中，方法还包括：在去除所述第一半导体层之前部分去除所述隔离结构。在一些实施例中，方法还包括：在形成所述隔离结构之前，在所述鳍结构的所述基底部分周围形成衬垫层，其中，所述隔离结构的顶面低于所述衬垫层的顶面。
142.本技术的另一些实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成其间形成有第一半导体层的底部第二半导体层、中间第二半导体层和顶部第二半导体层；使用第一掩模层图案化所述底部第二半导体层、所述中间第二半导体层、所述顶
部第二半导体层和所述第一半导体层以形成鳍结构，其中，所述第一掩模层具有第一宽度；减薄所述顶部第二半导体层以具有第二宽度，其中，所述第二宽度小于所述第一宽度；横跨所述鳍结构形成伪栅极结构；在所述伪栅极结构的相对侧上形成源极/漏极外延结构；去除所述伪栅极结构和所述第一半导体层；以及形成围绕所述第二半导体层的栅极结构。在一些实施例中，减薄所述顶部第二半导体层包括：在图案化所述底部第二半导体层、所述中间第二半导体层、所述顶部第二半导体层之后，在所述顶部第二半导体层上方形成第二掩模层，其中，所述顶部第二半导体层使用所述第二掩模层来减少；以及蚀刻所述顶部第二半导体层。在一些实施例中，所述第一掩模层宽于所述第二掩模层。在一些实施例中，所述中间第二半导体层具有与所述顶部第二半导体层或所述底部第二半导体层相等的宽度，其中，所述底部第二半导体层和所述顶部第二半导体层具有不同的宽度。在一些实施例中，方法还包括：在所述顶部第二半导体层上方形成垫层；以及在图案化所述底部第二半导体层、所述中间第二半导体层、所述顶部第二半导体层之后去除所述垫层以形成所述鳍结构。在一些实施例中，减薄所述顶部第二半导体层包括：在去除所述垫层之前，修整所述垫层以在图案化所述底部第二半导体层、所述中间第二半导体层、所述顶部第二半导体层之后形成修整的垫层；以及使用所述修整的垫层作为掩模蚀刻所述顶部第二半导体层。
143.本技术的又一些实施例提供了一种半导体器件结构，包括：底部纳米结构、中间纳米结构和顶部纳米结构，形成在衬底上方；栅极结构，包裹所述底部纳米结构、所述中间纳米结构和所述顶部纳米结构；间隔件层，形成在所述栅极结构的相对侧上方；以及源极/漏极外延结构，形成在所述栅极结构的相对侧上，其中，所述底部纳米结构宽于所述中间纳米结构，并且所述中间纳米结构和所述顶部纳米结构具有基本上相同的宽度。在一些实施例中，所述底部纳米结构、所述中间纳米结构和所述顶部纳米结构在平行于所述栅极结构的纵轴的截面图中具有圆角。在一些实施例中，半导体器件结构还包括：鳍结构的基底部分，从所述衬底突出；以及隔离结构，围绕所述鳍结构的所述基底部分，其中，所述鳍结构的所述基底部分宽于所述顶部纳米结构。
144.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。