半导体结构及其制造方法与流程

1.本发明实施例涉及半导体结构，特别涉及多栅极晶体管。


背景技术：

2.半导体集成电路(integrated circuit；ic)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路，其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(functional density)(亦即，单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometry size)(亦即，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会增加生产效率并降低相关成本而提供助益。此微缩化同样增加了生产以及制造集成电路的复杂度。
3.举例来说，随着集成电路技术朝向更小的技术节点发展，多栅极金属-氧化物-半导体场效晶体管(multi-gate metal-oxide-semiconductor field effect transistor；multi-gate mosfet)(或多栅极装置)已被导入以通过增加栅极-通道耦合、降低截止状态(off-state)电流、以及减轻短通道效应(short-channel effects；sces)来改善栅极控制。多栅极装置一般是指具有栅极结构或者栅极结构的一部分的装置，并设置于通道区的一个以上的侧面上方。多桥通道(multi-bridge-channel；mbc)晶体管为多栅极装置的示例，其已成为具有高性能以及低漏电应用的热门以及有前途的候选。多桥通道晶体管具有可部分地或完全地延伸于通道区周围的栅极结构，以提供对通道区的两侧或以上的存取。由于其栅极结构是环绕通道区，多桥通道晶体管也可以被称作环绕栅极晶体管(surrounding gate transistor；sgt)或者全绕式栅极(gate-all-around；gaa)晶体管。
4.多桥通道(mbc)晶体管的形成包含在基板上形成包括由多个牺牲层交错于多个通道层的堆叠。当采用了栅极替换工艺或者栅极后制(gate-last)工艺时，在凹蚀源极/漏极区以形成源极/漏极沟槽之前，首先形成虚置(dummy)栅极堆叠于通道区上方作为占位(placeholder)，其中通道层以及牺牲层的侧壁被露出。露出的牺牲层被选择性地以及部分地蚀刻以形成多个内间隔物凹槽。接着形成多个内间隔物部件于内间隔物凹槽中。在形成内间隔物部件之后，形成源极/漏极部件于源极/漏极沟槽中。内间隔物部件在通道区中的牺牲层被选择性地移除以形成通道层作为通道元件时保护了源极/漏极部件。尽管现有的多桥通道晶体管以及内间隔物部件通常都能满足其预期的目的，但并非在所有面向中都完全令人满意。


技术实现要素：

5.本发明实施例提供一种半导体结构，包含多个纳米结构，设置于基板上方，其中所述纳米结构沿着垂直于基板的方向配置；以及多个内间隔物部件，交错于所述纳米结构，其中所述内间隔物部件包含最底部内间隔物部件以及设置于最底部内间隔物部件上方的多个上部内间隔物部件，其中最底部内间隔物部件沿着所述方向的第一高度大于那些内间隔
物部件的每一个的第二高度。
6.本发明实施例提供一半导体结构，包含基板；缓冲层，设置于基板上；第一源极/漏极部件以及第二源极/漏极部件，设置于缓冲层上方；多个纳米结构，沿着第一方向延伸于第一源极/漏极部件与第二源极/漏极部件之间，其中所述纳米结构沿着垂直于基板的第二方向配置；多个内间隔物部件，交错于所述纳米结构；以及栅极结构，包绕所述纳米结构的每一个，其中栅极结构的底表面比第一源极/漏极部件的底表面更靠近基板。
7.本发明实施例提供一种半导体结构的制造方法，包含沉积缓冲层于基板上方；形成堆叠于缓冲层上，其中堆叠包含多个通道层；以及多个牺牲层交错于所述通道层；自堆叠、缓冲层、以及基板形成鳍片状结构，鳍片状结构包含通道区以及源极/漏极区；形成虚置栅极堆叠于鳍片状结构的通道区上方；沉积栅极间隔物层于虚置栅极堆叠上方；凹蚀源极/漏极区以形成源极/漏极沟槽，其露出所述通道层以及所述牺牲层的多个侧壁；选择性地以及部分地凹蚀所述牺牲层以形成多个内间隔物凹槽；形成多个内间隔物部件于所述内间隔物凹槽中；形成源极/漏极部件于源极/漏极沟槽中；移除虚置栅极堆叠；选择性地移除所述牺牲层以释放通道区中的所述通道层作为多个通道元件；以及形成栅极结构于所述通道元件的每一个周围，其中凹蚀源极/漏极区的步骤会凹蚀缓冲层，使得源极/漏极沟槽延伸至缓冲层之中，其中选择性地以及部分地凹蚀的步骤包含凹蚀缓冲层，使得所述内间隔物凹槽的最底部内间隔物凹槽的高度大于剩下的所述内间隔物凹槽的高度。
附图说明
8.由以下的详细叙述配合说明书附图，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
9.图1是根据本公开的一或多个面向，示出形成半导体装置的方法的流程图。
10.图2、3、4、5、6、7、8、9、10、11、12、13、14、15以及图16是根据本公开的一或多个面向，示出在制造工艺期间工作件的局部剖面示意图。
11.图17以及图18是根据本公开的一或多个面向，示出内间隔物部件的局部放大剖面示意图。
12.图19是根据本公开的一或多个面向，示出替代半导体结构的局部剖面示意图。
13.图20是根据本公开的一或多个面向，示出另一替代半导体结构的局部剖面示意图。
14.图21是根据本公开的一或多个面向，示出又另一替代半导体装置的局部剖面示意图。
15.附图标记说明：
16.100：方法
17.102/104/106：方框
18.108/110/112：方框
19.114/116/118：方框
20.120/122：方框
21.200：工作件
22.201：基板
23.202：内埋氧化物层
24.203：缓冲层
25.203i：界面
26.204：堆叠
27.206：牺牲层
28.206t：顶牺牲层
29.208：通道层
30.210：硬遮罩(掩膜)层
31.212：鳍片状结构
32.212c：通道区
33.212sd：源极/漏极区
34.214：隔离部件
35.220：虚置介电层
36.222：虚置电极层
37.224：栅极顶硬遮罩层
38.226：氧化硅层
39.228：氮化硅层
40.230：虚置栅极堆叠
41.232：栅极间隔物层
42.234：源极/漏极沟槽
43.235：内间隔物凹槽
44.235b：最底部内间隔物凹槽
45.236：内间隔物部件
46.236b：最底部内间隔物部件
47.238：第一外延层
48.240：第二外延层
49.242：第三外延层
50.244：源极/漏极部件
51.246：接触蚀刻停止层
52.248：层间介电层
53.250：栅极沟槽
54.252：空间
55.252b：底部空间
56.254：栅极介电层
57.256：栅极电极层
58.260：栅极结构
59.260b：底部部分
60.280：多桥通道晶体管
61.2080：通道元件
62.2540：界面层
63.2542：高介电常数栅极介电层
64.d1：总深度
65.d2：通道-啮合深度
66.h1：第一高度
67.h2：第二高度
68.h3：第三高度
69.h4：第四高度
70.h5：第五高度
71.h6：第六高度
72.t1：第一厚度
73.t2：第二厚度
74.t3：第三厚度
75.t4：第四厚度
76.x：方向
77.y：方向
78.z：方向
79.图17：图17的区域
80.图18：图18的区域
具体实施方式
81.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
82.再者，其中可能用到与空间相对用词，例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
83.再者，当使用“大约”、“近似”等描述一个数字或数字范围时，此用语意图涵盖合理范围内的数字，此范围是根据本领域技术人员所理解的制造过程中固有出现的变异而加以考量。例如，基于制造具有该数字相关特征的部件的已知制造公差，数字的数量或范围涵盖了包括所述数字在内的合理范围，例如所述数字的+/-10％以内。例如，本领域技术人员已知与沉积材料层相关的制造公差为+/-15％，具有“约5纳米”厚度的材料层可以涵盖4.25纳
米至5.75纳米的尺寸范围。更再者，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
84.本公开大抵上涉及多栅极晶体管以及其制造方法，特别涉及具有深层内间隔物部件的多桥通道(mbc)晶体管。在一些情况中，多桥通道晶体管的通道区可包含锗-锡(ge-sn)纳米结构的垂直堆叠或者硅锗(sige)纳米结构的垂直堆叠，通道区延伸于两个源极/漏极部件之间。为了形成纳米结构的垂直堆叠，可形成包含多个牺牲层交错于多个通道层的堆叠于基板上方。在牺牲层被选择性地移除之后，通道层将被图案化为纳米结构的垂直堆叠。牺牲层可包含锗。为了减少堆叠中的晶格(lattice)缺陷，可设置缓冲层于基板与堆叠之间。在一些情况中，缓冲层可包含未掺杂锗(ge)。可图案化基板、缓冲层、以及堆叠以形成包含通道区以及源极/漏极区的鳍片状结构。在形成虚置栅极堆叠于通道区上方之后，可凹蚀源极/漏极区以形成源极/漏极沟槽。在移除虚置栅极堆叠之后，通道区中的牺牲层被选择性地移除以释放通道层作为通道元件。接着形成栅极结构以包绕(wrap around)每个通道元件。在一些情况中，源极/漏极部件以及栅极结构两者可能延伸至缓冲层之中并变为直接接触，从而导致了电性短路。
85.本公开提供了多桥通道(mbc)晶体管结构及其形成方法。本公开的多桥通道晶体管包含设置于由锗(ge)所形成的缓冲层上方的源极/漏极部件。通道元件的垂直堆叠设置于基板上方并延伸至源极/漏极部件之间。栅极结构设置于源极/漏极部件之间并包绕每个通道元件的垂直堆叠。栅极结构可部分地或完整地延伸穿过缓冲层。在后续的情况中，栅极结构可变为与基板接触。栅极结构通过多个内间隔物部件与源极/漏极部件分隔。最底部内间隔物部件不同于剩下的内间隔物部件。最底部内间隔物部件垂直地延伸横跨缓冲层以及最底部牺牲层的一部分，而剩下的内间隔物部件仅垂直地对应至牺牲层的厚度。因此，最底部内间隔物部件的高度因而大于剩下的内间隔物部件的高度。最底部内间隔物部件可同样被称作深层内间隔物部件。深层内间隔物部件的作用为当栅极结构以及源极/漏极部件延伸至缓冲层之中时，保持栅极结构与源极/漏极部件能实体地(physically)彼此分隔。
86.现在将参照附图更详细地描述本公开的各种面向。在这方面，图1是根据本公开的实施例，示出从工作件形成半导体装置的方法100的方法流程图。方法100仅为示例，且不意图将本公开作出除了方法100所示出的之外的限制。可提供额外的步骤于方法100之前、期间、以及之后，且一些描述的步骤可以被替换、删除、或为了方法的额外实施例进行移动。为了简单起见，本公开并未详细描述所有步骤。下方将结合图2、3、4、5、6、7、8、9、10、11、12、13、14、15以及图16来描述方法100，图2至图16为根据图1中的方法100的实施例所示出的工作件200在制造的不同阶段的局部剖面示意图。由于工作件200将被制造为半导体装置，根据上下文的要求，工作件200在本公开可被称作半导体装置200或半导体结构200。在本公开全文中，除非另行说明，相似的参考标号用来表示相似的部件。
87.参见图1以及图2，方法100包含方框102，提供了工作件200。工作件200包含交替的半导体层的堆叠204设置于基板201上方。基板201可为块体(bulk)半导体基板。在一实施例中，基板201为块体硅(si)基板。在一些替代实施例中，基板201可包含锗(ge)、化合物半导体，诸如碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)、磷化铟(inp)、或者合金半导体，诸如锗-锡(gesn)、硅锗(sige)、碳化硅锗(sigec)、磷砷化镓(gaasp)、或磷化镓铟(gainp)。替代
地，基板201可包含内埋氧化物(buried oxide)层以具有绝缘体上覆半导体(semiconductor-on-insulator)结构。举例来说，基板201可包含绝缘体上覆硅(silicon-on-insulator；soi)结构、绝缘体上覆锗(germanium-on-insulator；geoi)结构、或者绝缘体上覆锗锡(germanium-tin-on-insulator；gesnoi)结构。在图2示出的实施例中，基板201具有绝缘体上覆硅结构并包含内埋氧化物层202于块体硅(si)基板中。虽然在图2中没有明确地示出，基板201可为不具有内埋氧化物层202的块体硅(si)基板。如图2所示出，基板201的顶表面可包含硅(si)。
88.在图2所表示的一些实施例中，工作件200包含缓冲层203设置于基板201正上方。缓冲层203作为基板201与堆叠204的最底层之间的过渡区，以减少晶格不匹配(mismatch)。因为堆叠204中的膜层是使用外延(epitaxial)沉积来形成，较低的外延层中的晶格缺陷可能会渗透(permeate)至较高的外延层。举例来说，当基板201的顶表面基本上由硅所组成而堆叠204中的最底层基本上由锗所组成时，堆叠204中的最底层中的锗晶格可能会由于硅与锗之间的晶格不匹配而受到大幅的应变(strain)。此应变可能导致晶格缺陷，且这些晶格缺陷可能被转化为上覆于堆叠204中的最底层的外延层。如图2所示出，当足够厚度的缓冲层203被外延地沉积于基板201上时，晶格缺陷可能只存在于与基板201的界面203i处或者其附近，但不会通过缓冲层203的厚度传播(propagate)。之所以如此是因为晶格应变可能会随着与界面203i的距离而逐渐地释放。在理想的情况中，缓冲层203的顶表面可包含锗晶格结构，其实质上不含缺陷。缓冲层203的顶表面因此可作为堆叠204的形成的低晶格应变(low-lattice-strain)基础。在一些实施例中，缓冲层203包含未掺杂或者未故意掺杂的锗(ge)。为了充分释放界面203i处的晶格应变，缓冲层203可具有第一厚度t1，其范围为约50纳米至约200纳米。此厚度并非微不足道。当缓冲层203的厚度小于50纳米时，缓冲层203的顶表面上的晶格缺陷密度可能仍然过高，妨碍了高品质的堆叠204的形成。当缓冲层203的厚度大于200纳米时，缓冲层203可能不适当地增加工作件200的厚度，这可能会增加工艺时间以及增加生产成本。
89.在一些实施例中，堆叠204包含第一半导体成分的通道层208并以第二半导体成分的牺牲层206交错。第一半导体成分不同于第二半导体成分，使得牺牲层206在后续的工艺步骤中可被选择性地凹蚀或移除。在一些实施例中，牺牲层206包含锗(ge)而通道层208包含硅锗(sige)或锗-锡(gesn)。当通道层208包含锗-锡(gesn)时，每个通道层208可包含约7％至约13％的锡以及约87％至约93％的锗。为了增加牺牲层206相对于通道层208的蚀刻选择性，牺牲层206可掺杂p型掺质，诸如硼(b)，或者掺杂n型掺质，诸如磷(p)或砷(as)。在描述的实施例中，牺牲层206被掺杂硼(b)，且牺牲层206可以说是由硼掺杂的锗(ge：b)所形成。在一些实施例中，牺牲层206可包含范围为约5
×
10
18
atoms/cm3至约2
×
10
21
atoms/cm3的硼浓度。由于掺质的存在，牺牲层206中的锗含量的范围可为约90％至约100％。值得注意的是，如图2所示出，交替地配置四(4)层的牺牲层206以及三(3)层的通道层208，其仅是为了示出的目的且不意图将本公开作出除了权利要求中明确记载范围之外的限制。应理解的是，可形成任意数目的外延层于堆叠204中。膜层的数目取决于半导体装置200所需的通道元件的数目。在一些实施例中，通道层208的数目为2至10。
90.在一些实施例中，通道层208可具有实质上均匀的第二厚度t2，其范围为约5纳米至约30纳米，而牺牲层206可具有实质上均匀的第三厚度t3，其范围为约5纳米至约20纳米。
第二厚度t2与第三厚度t3可为相同或者不同。在描述的实施例中，牺牲层206的顶牺牲层206t的厚度可以大于剩下的牺牲层206。顶牺牲层206t是故意形成得较厚，以保护最顶部的通道层208免受意外的损害。在一些情况中，顶牺牲层206t具有第四厚度t4，其范围为约20纳米至约50纳米。在这些情况中，第四厚度t4对第三厚度t3的比例可为约1.3至约2.5。如同将在下方进行更详细的描述，通道层208或者部分的通道层208可作为多桥通道(mbc)晶体管的(多个)通道元件，而每个通道层208的第二厚度t2是基于装置性能的考量以及基于在牺牲层206的选择性移除期间的厚度损失来选择。每个牺牲层206的第三厚度t3的选择是为了调制(modulate)多桥通道晶体管中相邻的通道元件之间的垂直间距。如同将在下方进一步描述，顶牺牲层206t在图案化堆叠204之后可被消耗。
91.堆叠204中的膜层可使用减压化学气相沉积(reduced pressure chemical vapor deposition；rpcvd)工艺、分子束外延(molecular beam epitaxy；mbe)工艺、气相沉积(vapor phase deposition；vpe)工艺、及/或其他合适的外延成长工艺来沉积。堆叠204中不同膜层的形成可包含使用不同的前驱物(precursors)以及工艺温度的组合。举例来说，缓冲层203的形成可包含使用锗烷(germane)(geh4)以及范围为约300℃至约500℃的工艺温度。牺牲层206的形成可包含使用锗烷(geh4)与三氯化硼(boron trichloride)(bcl3)以及范围为约250℃至约400℃的工艺温度。通道层208的形成可包含使用锗烷(geh4)与四氯化锡(tin tetrachloride)(sncl4)以及范围为约250℃至约400℃的工艺温度。在一些实施例中，在缓冲层203的沉积之后，可执行退火(anneal)工艺以改善缓冲层203的品质。在一些情况中，退火工艺具有范围为约700℃至约800℃的退火温度。
92.继续参见图1、2以及图3，方法100包含方框104，自堆叠204以及基板201形成鳍片状结构212。为了图案化堆叠204，可沉积硬遮罩层210(示出于图2中)于堆叠204上方以形成蚀刻遮罩。硬遮罩层210可为单层或多层。举例来说，硬遮罩层210可包含垫氧化物(pad oxide)层以及位于垫氧化层上方的垫氮化物(pad nitride)层。鳍片状结构212可使用光刻工艺以及蚀刻工艺自堆叠204、缓冲层203、以及基板201图案化。光刻工艺可包含光刻胶涂布(例如，旋转涂布(spin-on coating))、软烤(soft baking)、遮罩对准、曝光、曝光后烘烤、光刻胶显影、润洗、干燥(例如，旋转干燥及/或硬烤(hard baking))、其他合适的光刻技术、及/或上述的组合。在一些实施例中，蚀刻工艺可包含干式蚀刻(例如，反应离子蚀刻(reactive-ion etching，rie))、湿式蚀刻、及/或其他的蚀刻方法。如图3所示出，方框104的蚀刻工艺形成了延伸穿过堆叠204、缓冲层203、以及一部分的基板201的多个沟槽。沟槽定义了鳍片状结构212。在一些实施例中，可使用双重图案化或多重图案化来定义鳍片状结构，使其具有例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成材料层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的材料层旁边形成间隔物。之后去除材料层，然后可以使用剩余的间隔物或心轴以通过蚀刻堆叠204、缓冲层203、以及基板201来图案化鳍片状结构212。如图3所示出，鳍片状结构212，连同其中的牺牲层206以及通道层208，沿着z方向垂直地延伸，沿着x方向纵向地延伸。在图3所表示的一些实施例中，顶牺牲层206t在鳍片状结构212的形成期间可被完整地蚀刻。
93.形成隔离部件214相邻于鳍片状结构212。在一些实施例中，隔离部件214可形成于沟槽中以将鳍片状结构212与邻近的主动区隔离。隔离部件214亦可被称作浅沟槽隔离(shallow trench isolation；sti)部件214。举例来说，在一些实施例中，首先沉积介电层
于基板201上方，以介电层填充沟槽。介电层可包含氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；fsg)、低介电常数(low-k)介电质、上述的组合、及/或其他合适的材料。在各种示例中，介电层可通过化学气相沉积(chemical vapor deposition；cvd)工艺、次常压化学气相沉积(subatmospheric chemical vapor deposition；sacvd)工艺、可流动化学气相沉积(flowable chemical vapor deposition；fcvd)工艺、旋转涂布工艺、及/或其他合适的工艺来沉积。沉积的介电材料接着进行薄化以及平坦化，例如通过化学机械抛光(chemical mechanical polishing；cmp)处理来进行薄化以及平坦化。平坦化的介电层通过干式蚀刻工艺、湿式蚀刻工艺、及/或上述的组合被进一步凹蚀或拉回。在图3所表示的一些实施例中，在凹蚀之后，浅沟槽隔离部件214的顶表面可实质上与缓冲层203的顶表面共平面。换句话说，在那些实施例中，浅沟槽隔离部件214的顶表面可实质上与最底部牺牲层206的底表面共平面。鳍片状结构212在凹蚀之后上升至浅沟槽隔离部件214上方，如图3所示出。
94.参见图1、4以及图5，方法100包含方框106，形成虚置栅极堆叠230于鳍片状结构212的通道区212c上方。在一些实施例中，采用了栅极替换工艺(或栅极后制工艺)，虚置栅极堆叠230(示出于图4以及图5)作为经受各种工艺的占位，且随后被移除并以功能性栅极结构替换。也可使用其他的工艺以及配置。在图5示出的一些实施例中，形成虚置栅极堆叠230于鳍片状结构212上方，且鳍片状结构212可被划分为位于虚置栅极堆叠230下方的通道区212c以及不位于虚置栅极堆叠230下方的源极/漏极区212sd。通道区212c相邻于源极/漏极区212sd。如图5所示出，通道区212c沿着x方向设置于两个源极/漏极区212sd之间。
95.虚置栅极堆叠230的形成可包含虚置栅极堆叠230中的膜层的沉积以及这些膜层的图案化。参见图4，毯覆地(blanketly)沉积虚置介电层220、虚置电极层222、以及栅极顶(gate-top)硬遮罩层224于工作件200上方。在一些实施例中，可使用化学气相沉积(cvd)工艺、原子层沉积(atomic layer deposition；ald)工艺、氧等离子体(oxygen plasma)氧化工艺、或其他合适的工艺来形成虚置介电层220于鳍片状结构212上。在一些情况中，虚置介电层220可包含氧化硅。在这之后，可使用化学气相沉积工艺、原子层沉积工艺、或其他合适的工艺来沉积虚置电极层222于虚置介电层220上方。在一些情况中，虚置电极层222可包含多晶硅(polysilicon)。为了要进行图案化，可使用化学气相沉积工艺、原子层沉积工艺、或其他合适的工艺来沉积栅极顶硬遮罩层224于虚置电极层222上。栅极顶硬遮罩层224、虚置电极层222、以及虚置介电层220可接着被图案化以形成虚置栅极堆叠230，如图5所示出。举例来说，图案化工艺可包含光刻工艺(例如，光学光刻或者电子束(e-beam)光刻)，其可进一步包含光刻胶涂布(例如，旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光刻胶显影、润洗、干燥(例如，旋转干燥及/或硬烤)、其他合适的光刻技术、及/或上述的组合。在一些实施例中，蚀刻工艺可包含干式蚀刻(例如，反应离子蚀刻(rie))、湿式蚀刻、及/或其他的蚀刻方法。在一些实施例中，栅极顶硬遮罩层224可包含氧化硅层226以及位于氧化硅层226上方的氮化硅层228。如图5所示出，虚置栅极堆叠230没有沉积于鳍片状结构212的源极/漏极区212sd上方。
96.参见图1以及图6，方法100包含方框108，沉积栅极间隔物层232于虚置栅极堆叠230上方。在一些实施例中，栅极间隔物层232顺应地沉积于工作件200上方，包含沉积于虚置栅极堆叠230的顶表面以及侧壁上方。为了描述的方便，用词“顺应地”在本公开可用来描
述在各种区域上方具有实质上均匀的厚度的膜层。栅极间隔物层232可为单层或多层。栅极间隔物层232中的至少一层可包含氮碳化硅、碳氧化硅、氮碳氧化硅、或氮化硅。栅极间隔物层232可使用诸如化学气相沉积(cvd)工艺、次常压化学气相沉积(sacvd)工艺、原子层沉积工艺(ald)、或其他合适的工艺来沉积于虚置栅极堆叠230上方。
97.参见图1以及图7，方法100包含方框110，凹蚀鳍片状结构212的源极/漏极区212sd以形成源极/漏极沟槽234。在一些实施例中，未被虚置栅极堆叠230以及栅极间隔物层232所覆盖的源极/漏极区212sd通过干式蚀刻或合适的蚀刻工艺来蚀刻以形成源极/漏极沟槽234。举例来说，干式蚀刻工艺可实施含氧气体、含氟气体(cf4、sf6、ch2f2、chf3、及/或c2f6)、含氯气体(cl2、chcl3、ccl4、及/或bcl3)、含溴气体(hbr及/或chbr3)、含碘气体、其他合适的气体及/或等离子体、及/或上述的组合。凹蚀鳍片状结构212的源极/漏极区212sd以露出牺牲层206以及通道层208的侧壁。在描述的实施例中，源极/漏极沟槽234向下延伸穿过堆叠204并部分地延伸至缓冲层203之中。如图7所示出，缓冲层203的顶表面以及侧壁表面亦被露出于源极/漏极沟槽234中。图7示出在源极/漏极区212sd处工作件200沿着y方向观察的剖面示意图。
98.参见图1、8以及图9，方法100包含方框112，形成内间隔物部件236。虽然没有明确地示出，方框112的操作可包含选择性地以及部分地移除牺牲层206，以形成内间隔物凹槽235，沉积内间隔物材料(例如，内间隔物部件236的材料)于工作件200上方，以及回蚀刻(etch back)内间隔物材料以形成内间隔物部件236于内间隔物凹槽235中。虽然牺牲层206相对于缓冲层203可被选择性地蚀刻，蚀刻选择性可能不足以确保露出的缓冲层203实质上未被蚀刻。在图8表示的描述实施例中，选择性地以及部分地移除牺牲层206亦蚀刻了缓冲层203，而栅极间隔物层232以及通道层208实质上未被蚀刻。因此，图8中的最底部内间隔物凹槽235b亦延伸至缓冲层203之中。在通道层208包含锗-锡(gesn)或硅锗(sige)而牺牲层206包含诸如硼掺杂锗(ge：b)的掺杂锗的实施例中，牺牲层206的选择性凹蚀可使用选择性的湿式蚀刻工艺或选择性的干式蚀刻工艺来执行。在一些实施例中，选择性的干式蚀刻工艺可包含使用一或多个以氟为主的蚀刻剂，诸如氟气或者氢氟碳化物(hydrofluorocarbons)。选择性的湿式蚀刻工艺可包含使用过氧化氢或者铵与过氧化氢的混合物(ammonia and hydrogen peroxide mixtures；apm)蚀刻(例如，氢氧化铵-过氧化氢-水的混合物)。
99.参见图9，在形成内间隔物凹槽235以及底部内间隔物凹槽235b之后，沉积内间隔物材料于工作件200上方。内间隔物材料可包含金属氧化物、氧化硅、氮碳氧化硅、氮化硅、氮氧化硅、富碳(carbon-rich)氮碳化硅、或低介电常数介电材料。金属氧化物可包含氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧、或其他合适的金属氧化物。尽管未明确地示出，内间隔物材料可为单层或多层。在一些实施例中，内间隔物材料可使用化学气相沉积(cvd)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；pecvd)、次常压化学气相沉积(sacvd)、原子层沉积(ald)、或其他合适的方法来沉积。内间隔物材料沉积至内间隔物凹槽之中以及沉积于源极/漏极沟槽234中露出的通道层208的侧壁上方。参见图9，沉积的内间隔物材料接着被回蚀刻以自通道层208的侧壁移除内间隔物材料并形成内间隔物部件236(包含最底部内间隔物部件236b)于内间隔物凹槽235中(包含最底部内间隔物凹槽235b)。在方框112，内间隔物材料亦可自栅极顶硬遮罩层224以及栅极
间隔物层232的顶表面及/或侧壁移除。在一些实施例中，方框112所执行的回蚀刻操作可包含使用氟化氢(hf)、氟气(f2)、氢(h2)、铵(nh3)、三氟化氮(nf3)、或其他以氟为主的蚀刻剂。如图9所示出，每个内间隔物部件236于内凹的牺牲层206直接接触。额外地，每个内间隔物部件236设置于两个相邻的通道层208之间并与两个相邻的通道层208直接接触。每个最底部内间隔物部件236b设置于最底部通道层208与缓冲层203之间并与最底部通道层208与缓冲层203直接接触。
100.如图9所示出，由于当牺牲层206被部分地以及选择性地凹蚀时缓冲层203亦被凹蚀，最底部内间隔物凹槽会延伸至缓冲层203之中而其他牺牲层206的凹槽实质上被限制在两个相邻的通道层208之间。因此，最底部内间隔物部件236b垂直地延伸横跨缓冲层203以及最底部牺牲层206，但剩下的内间隔物部件236实质上对应至牺牲层206。在描述的实施例中，每个最底部内间隔物部件236b具有第一高度h1而其他内间隔物部件236具有第二高度h2。在一些实施例中，第一高度h1的范围可为约10纳米至约80纳米，而第二高度h2的范围可为约5纳米至约30纳米。在一些情况中，第一高度h1对第二高度h2的比例可为约2至约3。最底部内间隔物部件236b亦可以被称作深层内间隔物部件236b。
101.虽然未明确地示出于附图中，方法100可包含清洗工艺以准备工作件200的外延成长。清洗工艺可包含干式清洗、湿式清洗、或上述的组合。在一些示例中，湿式清洗可包含使用标准清洗1(rca sc-1，去离子(deionized；di)水、氢氧化铵、以及过氧化氢的混合物)、标准清洗2(rca sc-2，去离子水、氢氯酸、以及过氧化氢的混合物)、过氧化硫混合物(sulfuric peroxide mixture；spm)、及/或氢氟酸来移除氧化物。干式清洗可包含在范围为约250℃至约550℃的温度以及范围为约75mtorr至约155mtorr的压力下进行氦(he)以及氢(h2)处理。氢处理可将表面上的锗转化为锗烷(geh4)，而锗烷可被抽除(pumped out)。在一些实施例中，清洗工艺被配置为选择性地移除或修整(trim)一部分的通道层而实质上不移除内间隔物部件236。清洗工艺可移除表面氧化物及碎屑(debris)，以确保具有干净的半导体表面，这将有利于在方框114的高品质外延层的成长。
102.参见图1、10、11以及图12，方法100包含方框114，形成源极/漏极部件244于源极/漏极区212sd上方的源极/漏极凹槽234中。在图10、11以及图12所表示的一些实施例中，每个源极/漏极部件244可包含第一外延层238、位于第一外延层238上方的第二外延层240、以及位于第二外延层240上方的第三外延层242。为了形成图12中所描述的源极/漏极部件244，依序地、外延地、以及选择性地自通道层208露出的侧壁以及缓冲层203露出的表面形成第一外延层238、第二外延层240、以及第三外延层242，而牺牲层206的侧壁仍被内间隔物部件236所覆盖。方框114的合适的外延工艺包含减压化学气相沉积(rpcvd)、气相外延(vapor-phase epitaxy；vpe)、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition；uhv-cvd)、分子束外延(mbe)、及/或其他合适的工艺。方框114的外延成长工艺可使用气态的前驱物，其会与缓冲层203、通道层208、以及第二盖层的成分相互作用(interact)。
103.参见图10，沉积第一外延层238于源极/漏极区212sd上方的源极/漏极沟槽234中。第一外延层238的成分会选择能使得第一外延层238耦合至通道层208的侧壁而实质上没有产生晶格不匹配。第一外延层238可包含锗-锡(gesn)。在一些情况中，第一外延层具有范围为约85％至约95％的锗含量以及具有范围为约5％至约12％的锡含量。第一外延层238的锗
含量以及锡含量会与通道层208的锗含量以及锡含量有些微的不同，以施加刚好足够的应变而不导致实质上的晶格不匹配。第一外延层238包含掺质。当打算使用n型的多桥通道(mbc)晶体管时，第一外延层238会掺杂n型掺质，诸如磷(p)或砷(as)。当打算使用p型的多桥通道晶体管时，第一外延层238会掺杂p型掺质，诸如硼(b)。在描述的实施例中，第一外延层238是掺杂硼(b)。为了避免与通道层208的过度晶格不匹配，第一外延层238中的硼掺质浓度的范围可为约1
×
10
20
atoms/cm3至约5
×
10
20
atoms/cm3。此浓度范围并非微不足道。当第一外延层238中的硼掺质浓度小于1
×
10
20
atoms/cm3时，第一外延层238中的电阻可能会阻止令人满意的驱动电流(亦即，导通(on-state)电流)。当第一外延层238中的硼掺质浓度大于5
×
10
20
atoms/cm3时，晶格间隙(interstices)中的硼亦可导致在第一外延层238与通道层208之间的界面产生过多的缺陷，这可能会导致电阻的增加。在一些实施例中，从缓冲层203或者从通道层208的侧壁测量，第一外延层238可具有范围为约10纳米至约30纳米的厚度。尽管第一外延层238的外延沉积对半导体的表面具有选择性，但在上述的厚度范围内，第一外延层238可以在内间隔物部件236上方合并，或者甚至变为与内间隔物部件236接触。
104.参见图11，沉积第二外延层240于第一外延层238上方。也就是说，第二外延层240与通道层208、内间隔物部件236、以及缓冲层203通过第一外延层238分隔。第二外延层240的成分会选择能在通道层208上施加应力(stress)并使接触电阻最小化。与第一外延层238相似，第二外延层240可同样包含锗-锡(gesn)。在一些情况中，为了在通道层上施加足够的应力，第二外延层240具有范围为约85％至约95％的锗含量以及具有范围为约3％至约10％的锡含量。可以看出第二外延层240的锗含量以及锡含量与第一外延层238的锗含量以及锡含量更为不同。第二外延层240以及第一外延层238具有相同类型的掺质。当打算使用n型的多桥通道(mbc)晶体管时，第二外延层240会掺杂n型掺质，诸如磷(p)或砷(as)。当打算使用p型的多桥通道晶体管时，第二外延层240会掺杂p型掺质，诸如硼(b)。在描述的实施例中，第二外延层240是掺杂硼(b)。为了减少接触电阻，第二外延层240中硼掺质浓度的范围可为约1
×
10
21
atoms/cm3至约2
×
10
21
atoms/cm3。此浓度范围并非微不足道。当第二外延层240中的硼掺质浓度小于1
×
10
21
atoms/cm3时，第二外延层240中的电阻可能会阻止令人满意的驱动电流(亦即，导通电流)。由于硼在锗-锡晶格中的溶解度限制，第二外延层240中的硼掺质浓度可能无法大于2
×
10
21
atoms/cm3。在一些实施例中，从第一外延层238的表面测量，第二外延层240可具有范围为约30纳米至约80纳米的厚度。第二外延层240的厚度或体积被最大化，以最大化在通道层208上施加的应力以及最小化接触电阻。第二外延层240的厚度会大于第一外延层238的厚度或者第三外延层242的厚度。
105.参见图12，沉积第三外延层242于第二外延层240上方。第三外延层242作为盖层，以在源极/漏极接触件开口的形成期间保护第二外延层240。因此，第三外延层242的成分会选择使其能具有耐蚀性。第三外延层242可由硅-锗-锡(sigesn)所形成。换句话说，第三外延层242可包含硅、锗、以及锡。在一些情况中，为了确保具有足够的耐蚀性，第三外延层242具有范围为约5％至约25％的锗含量、具有范围为约0％至约2％的锡含量、以及具有范围为约73％至约95％的硅含量。可以看出第三外延层242包含硅而第一外延层238以及第二外延层240不包含或者包含很少的硅。第三外延层242与第一外延层238具有相同类型的掺质。当打算使用n型的多桥通道(mbc)晶体管时，第三外延层242会掺杂n型掺质，诸如磷(p)或砷
(as)。当打算使用p型的多桥通道晶体管时，第三外延层242会掺杂p型掺质，诸如硼(b)。在描述的实施例中，第三外延层242是掺杂硼(b)。在一些情况中，第三外延层242中硼掺质浓度的范围可为约1
×
10
20
atoms/cm3至约5
×
10
20
atoms/cm3。此掺质浓度范围可近似于第一外延层238的掺质浓度范围。在一些实施例中，从第二外延层240的表面测量，第三外延层242可具有范围为约3纳米至约10纳米的厚度。第三外延层242的厚度亦非微不足道。当第三外延层242的厚度小于3纳米时，第三外延层242可能无法充分保护第二外延层240。当第三外延层242的厚度大于10纳米时，残留的第三外延层242可能存在于通往源极/漏极接触件的导电路径中并增加接触电阻。如图12所示出，在本公开全文中，在源极/漏极区212sd上方，第一外延层238、第二外延层240、以及第三外延层242可被统称作源极/漏极部件244。
106.虽然没有明确地示出，方法100在形成源极/漏极部件244之后可包含退火工艺。在一些实施例中，退火工艺可包含快速热退火(rapid thermal anneal；rta)工艺、激光尖峰(laser spike)退火工艺、快闪(flash)退火工艺、或热炉(furnace)退火工艺。退火工艺可包含范围为约900℃至约1000℃的尖峰退火温度。在这些实施例中，尖峰退火温度可保持在以秒或者微秒的持续时间内。通过退火工艺，可以得到掺质在半导体主体(host)(诸如锗-锡(gesn))中的理想的电子贡献。退火工艺可生成空位，其有利于掺质从间隙的点位至替代晶格的点位的移动，并减少半导体主体的晶格中的损害或缺陷。
107.参见图1以及图13，方法100包含方框116，沉积接触蚀刻停止层(contact etch stop layer；cesl)246以及层间介电层(interlayer dielectric；ild)248。在形成层间介电层248之前先形成接触蚀刻停止层246。在一些示例中，接触蚀刻停止层246包含氮化硅、氮氧化硅、及/或本发明所属技术领域中已知的其他材料。接触蚀刻停止层246可使用原子层沉积(ald)、等离子体增强化学气相沉积(pecvd)、及/或其他合适的沉积工艺来形成。层间介电层248接着沉积于接触蚀刻停止层246上方。在一些实施例中，层间介电层248包含介电材料，诸如四乙氧基硅烷(tetraethylorthosilicate；teos)氧化物、未掺杂硅酸盐玻璃、或掺杂氧化硅诸如硼磷硅酸盐玻璃(borophosphosilicate glass；bpsg)、熔融石英玻璃(fused silica glass；fsg)、磷硅酸盐玻璃(phosphosilicate glass；psg)、硼掺杂硅玻璃(boron doped silicon glass；bsg)、及/或其他合适的介电材料。层间介电层248可通过等离子体增强化学气相沉积工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成层间介电层248之后，工作件200可进行退火以改善层间介电层248的整合度。如图13所示出，接触蚀刻停止层246可设置于第三外延层242的顶表面的正上方。继续参见图13，在接触蚀刻停止层246以及层间介电层248的沉积之后，工作件200可通过平坦化处理来平坦化以露出虚置栅极堆叠230。举例来说，平坦化工艺可包含化学机械平坦化(chemical mechanical planarization；cmp)处理。
108.参见图1以及图14，方法100包含方框118，移除虚置栅极堆叠230。虚置栅极堆叠230在方框116的露出允许了图14所示出的虚置栅极堆叠230的移除并释放通道层208，如图15所示出。在一些实施例中，虚置栅极堆叠230的移除导致了栅极沟槽250形成于通道区212c上方。虚置栅极堆叠230的移除可包含一或多道蚀刻工艺，其对虚置栅极堆叠230的材料具有选择性。举例来说，虚置栅极堆叠230的移除可使用选择性的湿式蚀刻、选择性的干式蚀刻、或上述的组合来执行，其对虚置栅极堆叠230的材料具有选择性。在虚置栅极堆叠230的移除之后，通道区212c中的通道层208以及牺牲层206的侧壁被露出于栅极沟槽250
中。
109.参见图1以及图15，方法100包含方框120，选择性地移除牺牲层206以释放通道层208作为通道元件2080。牺牲层206的选择性移除留下了空间252于通道元件2080之间。空间252的存在意味着通道元件2080沿着x方向在两个源极/漏极部件244之间像吊桥般延伸。牺牲层206的选择性移除可通过选择性的干式蚀刻、选择性的湿式蚀刻、或其他选择性的蚀刻工艺来实施。选择性干式蚀刻工艺的示例可包含使用一或多个以氟为主的蚀刻剂，诸如氟气或氢氟碳化物。选择性湿式蚀刻工艺的示例可包含使用过氧化氢或铵与过氧化氢的混合物(apm)蚀刻(例如，氢氧化铵-过氧化氢-水的混合物)。牺牲层206在方框120的蚀刻亦蚀刻了通道区212c中的缓冲层203。因此，最底部通道元件2080下方的底部空间252b的高度会大于空间252。在示出的实施例中，空间252具有第三高度h3而底部空间252b具有大于第三高度h3的第四高度h4。在一些情况中，第三高度h3大抵对应至牺牲层206的第三厚度t3，且其范围可为约5纳米至约30纳米。第四高度h4的范围可为约55纳米至约240纳米。第四高度h4对第三高度h3的比例可为约2至约8。为了确保牺牲层206被充分地移除以释放通道层208作为通道元件，方框120的蚀刻倾向于进一步蚀刻至缓冲层203之中。在一些极端的情况下，方框120的蚀刻可完整地移除通道区212c中的缓冲层203，从而露出基板201的顶表面。
110.参见图1以及图16，方法100包含方框122，形成栅极结构260以包绕每个通道元件2080。在一些实施例中，栅极结构260形成于栅极沟槽250之内以及于移除牺牲层206所留下的空间252、底部空间252b之中。在这方面，栅极结构260包绕每个通道元件2080。栅极结构260包含栅极介电层254以及位于栅极介电层254上方的栅极电极层256。如图17以及图18所示出，栅极介电层254包含界面层2540以及高介电常数栅极介电层2542。如同本公开所使用以及描述，高介电常数介电材料包含了具有高介电常数的介电材料，例如具有大于热氧化硅(～3.9)的介电常数的介电材料。界面层2540可包含介电材料，诸如氧化硅、氧化锗、氧化锗-锡、硅酸铪、或氮氧化硅。界面层2540可通过化学氧化、热氧化、原子层沉积(ald)、化学气相沉积(cvd)、及/或其他合适的方法来形成。高介电常数栅极介电层2542可包含氧化铪。替代地，高介电常数栅极介电层2542可包含其他的高介电常数介电材料，诸如氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o5)、氧化铪硅(hfsio4)、氧化锆(zro2)、氧化锆硅(zrsio2)、氧化镧(la2o3)、氧化铝(al2o3)、氧化锆(zro)、氧化钇(y2o3)、srtio3(sto)、batio3(bto)、bazro、氧化铪镧(hflao)、氧化镧硅(lasio)、氧化铝硅(alsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、(ba,sr)tio3(bst)、氮化硅(sin)、氮氧化硅(sion)、上述的组合、或其他合适的材料。高介电常数栅极介电层可通过原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、氧化、及/或其他合适的方法来形成。
111.栅极结构260的栅极电极层256可包含单层或替代地多层结构，诸如具有选定的功函数(work function)以增强装置性能的金属层(功函数金属层)、衬层(liner layer)、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，栅极电极层256可包含氮化钛(tin)、钛铝(tial)、氮化钛铝(tialn)、氮化钽(tan)、钽铝(taal)、氮化钽铝(taaln)、碳化钽铝(taalc)、氮碳化钽(tacn)、铝(al)、钨(w)、镍(ni)、钛(ti)、钌(ru)、钴(co)、铂(pt)、碳化钽(tac)、氮化钽硅(tasin)、铜(cu)、其他难熔(refractory)金属、或其他合适的金属材料、或上述的组合。在各种实施例中，栅极电极256可通过原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、电子束蒸镀(e-beam evaporation)、或其他合适的工艺来形
成。在各种实施例中，可执行化学机械抛光(cmp)处理以移除多余的金属，从而提供栅极结构260实质上平坦的顶表面。栅极结构260包含穿插于通道区212c中的通道元件2080之间的多个部分。
112.参见图16，栅极结构260填充通道元件2080之间所定义的空间252以及填充最底部通道元件2080与缓冲层203之间所定义的底部空间252b。栅极结构260因此包含位于最底部通道元件2080下方的底部部分260b。近似于底部空间252b，底部部分260b可具有第四高度h4，其范围可为约55纳米至约240纳米。栅极结构260的底部部分260b通过最底部内间隔物部件236b与源极/漏极部件244的底部部分分隔。在一些实施例中，栅极结构260进一步延伸至缓冲层203以及源极/漏极部件244之中。也就是说，在这些实施例中，栅极结构260的底部部分260b的底表面会低于源极/漏极部件244的底表面。
113.在结束方框122的操作之后，实质上形成了多桥通道(mbc)晶体管280。多桥通道晶体管280包含沿着z方向垂直地堆叠的通道元件2080。每个通道元件2080被栅极结构260所包绕。通道元件2080沿着x方向延伸或者被包夹于两个源极/漏极部件244之间。每个源极/漏极部件244包含与缓冲层203以及通道元件2080接触的第一外延层238、与第一外延层238接触的第二外延层240、以及与第二外延层240接触的第三外延层242。
114.放大图16中所示出的内间隔物部件236并示出于图17中，以及放大图16中所示出的最底部内间隔物部件236b并示出于图18中。参见图17，每个内间隔物部件236(除了最底部的内间隔物部件之外)垂直地设置于两个通道元件2080之间。在描述的实施例中，使用氧化工艺形成界面层2540并顺应地设置于通道元件2080未被内间隔物部件236所保护的多个表面上。在一些实施例中，内间隔物部件236以凹面(concave)与第一外延层238啮合(engages)，以及以凸面(convex)与栅极结构260啮合。如图17所示出，内间隔物部件236包含沿着x方向的总深度d1以及通道-啮合(channel-engaging)深度d2。在本公开，总深度d1指的是内间隔物部件236沿着x方向的最大深度，而通道-啮合深度d2指的是内间隔物部件236与通道元件2080啮合的深度。总深度d1会大于通道-啮合深度d2。在一些实施例中，总深度d1的范围可为约4纳米至约10纳米，而通道-啮合深度d2的范围可为约2纳米至约5纳米。总深度d1对通道-啮合深度d2的比例可为约1.5至约3。当总深度d1对通道-啮合深度d2的比例小于1.5时，内间隔物部件236可能无法充分地防止栅极结构260进入(ingress)源极/漏极部件244之中，或者阻挡不需要的掺质扩散至栅极结构260之中。当总深度d1对通道-啮合深度d2的比例大于3时，栅极结构260与通道元件2080可能无法具有充分的实体啮合。如同上方所描述，内间隔物部件236可具有范围为约5纳米至约30纳米的第三高度h3。值得注意的是，高介电常数栅极介电层2542以及栅极电极层256的形状与轮廓可能基于牺牲层206的蚀刻选择性而有所改变。在图16中，牺牲层206的蚀刻选择性小于5，且内间隔物部件236的一部分会被消耗掉。在图17中，牺牲层206的蚀刻选择性等于或大于5，且内间隔物部件236实质上未被蚀刻。在随后的情况中，在通道元件2080的释放之后，内间隔物部件236的轮廓可实质上被保留(preserved)。
115.参见图18，最底部内间隔物部件236b垂直地设置于最底部通道元件2080与缓冲层203之间。在描述的实施例中，使用氧化工艺形成界面层2540并顺应地设置于通道元件2080以及缓冲层203的露出表面上。在一些实施例中，内间隔物部件236以凹面与第一外延层238啮合，以及以凸面与栅极结构260啮合。如图18所示出，最底部内间隔物部件236b亦包含沿
着x方向的总深度d1以及通道-啮合深度d2。在本公开，总深度d1指的是最底部内间隔物部件236b沿着x方向的最大深度，而通道-啮合深度d2指的是最底部内间隔物部件236b与通道元件2080啮合的深度。总深度d1会大于通道-啮合深度d2。在一些实施例中，总深度d1的范围可为约4纳米至约10纳米，而通道-啮合深度d2的范围可为约2纳米至约5纳米。如同上方所描述，最底部内间隔物236b可具有范围为约10纳米至约80纳米的第一高度h1。由于第一高度h1较大，最底部内间隔物部件236b沿着z方向比剩下的内间隔物部件236更为细长(elongated)且具有更大的深宽比(aspect ratio)(当沿着y方向观察时)。值得注意的是，高介电常数栅极介电层2542以及栅极电极层256的形状与轮廓可能基于牺牲层206的蚀刻选择性而有所改变。在图16中，牺牲层206的蚀刻选择性小于5，且内间隔物部件236的一部分会被消耗掉。在图18中，牺牲层206的蚀刻选择性等于或大于5，且最底部内间隔物部件236b实质上未被蚀刻。在随后的情况中，在通道元件2080的释放之后，最底部内间隔物部件236b的轮廓可实质上被保留。
116.在图19所示出的一些替代实施例中，通道区212c中的缓冲层203在方框120可被完整地移除以露出基板201。如图19所示出，当栅极结构260在方框120形成时，栅极结构260的底部部分260b可一直延伸至与基板201的顶表面接触，在描述的实施例中基板201可包含硅。
117.图20示出半导体结构200的另一替代实施例，最底部内间隔物部件236b的底表面实质上与栅极结构260的底表面共平面。换句话说，栅极结构260的底部部分260b可沿着z方向与最底部内间隔物部件236b毗连(coterminous)。根据此替代实施例，为了形成半导体装置200，执行方法100的方框120的操作使得底部空间252b不过度地向下延伸至缓冲层203之中。在此替代实施例中，由于底部部分260b并未延伸至低于最底部内间隔物部件236b的水平，漏极-诱导(drain-induced)栅极漏电流或者栅极-漏极电容可得到缓解或者减少。在图20所示出的替代实施例中，底部部分260b(以及在栅极结构260的形成之前的底部空间252b)具有第五高度h5，其实质上与最底部内间隔物部件236b的第一高度h1相同。
118.图21示出半导体结构200的又另一替代实施例，栅极结构260的底部部分260b的底表面高于最底部内间隔物部件236b的底表面。在图21所示出的替代实施例中，因为栅极结构260与源极/漏极部件244的绝缘性更好，可进一步减少漏极-诱导栅极漏电流或者栅极-漏极电容。在图21所示出的替代实施例中，底部部分260b(以及在栅极结构260的形成之前的底部空间252b)具有第六高度h6，其小于最底部内间隔物部件236b的第一高度h1。在一些情况中，第六高度h6的范围可为约6纳米至约70纳米。
119.在一例示性面向中，本公开涉及一种半导体结构。半导体结构，包含多个纳米结构设置于基板上方，以及多个内间隔物部件，交错于所述纳米结构。所述纳米结构沿着垂直于基板的方向配置。所述内间隔物部件包含最底部内间隔物部件以及设置于最底部内间隔物部件上方的多个上部内间隔物部件。最底部内间隔物部件沿着所述方向的第一高度大于那些内间隔物部件的每一个的第二高度。
120.在一些实施例中，第一高度对第二高度的比例为约2至约3。在一些情况中，第一高度的范围为约10纳米至约80纳米，第二高度的范围为约5纳米至约30纳米。在一些实施例中，半导体结构还包含缓冲层设置于基板上。所述纳米结构的最底部纳米结构通过最底部内间隔物部件与缓冲层分隔。在一些情况中，半导体结构还包含栅极结构包绕所述纳米结
构的每一个。栅极结构包含栅极介电层以及栅极电极层。在一些实施例中，栅极结构沿着所述方向延伸穿过缓冲层以实体地接触基板的顶表面。在一些实施例中，半导体结构还包含第一源极/漏极部件以及第二源极/漏极部件设置于缓冲层上。所述纳米结构延伸于第一源极/漏极部件与第二源极/漏极部件之间。在一些实施例中，栅极结构的底表面低于第一源极/漏极部件与第二源极/漏极部件的多个底表面。
121.在另一例示性面向中，本公开涉及一种半导体结构。半导体结构包含基板、缓冲层设置于基板上、第一源极/漏极部件以及第二源极/漏极部件设置于缓冲层上方、多个纳米结构沿着第一方向延伸于第一源极/漏极部件与第二源极/漏极部件之间、多个内间隔物部件交错于所述纳米结构、以及栅极结构包绕所述纳米结构的每一个。所述纳米结构沿着垂直于基板的第二方向配置。栅极结构的底表面比第一源极/漏极部件的底表面更靠近基板。
122.在一些实施例中，所述内间隔物部件包含最底部内间隔物部件以及设置于最底部内间隔物部件上方的多个上部内间隔物部件，且最底部内间隔物部件沿着第二方向的第一高度大于那些上部内间隔物部件的每一个的第二高度。在一些实施例中，基板的顶表面包含硅，而缓冲层包含未掺杂的锗。在一些实施例中，基板包含内埋氧化物层。在一些情况中，栅极结构沿着第二方向延伸穿过缓冲层以实体地接触基板的顶表面。在一些实施例中，所述纳米结构包括锗-锡或硅锗。在一些实施例中，第一源极/漏极部件以及第二源极/漏极部件包括锗-锡。
123.在又另一例示性面向中，本公开涉及一种半导体结构的制造方法。半导体结构的制造方法包含沉积缓冲层于基板上方，形成堆叠于缓冲层上，堆叠包含多个通道层以及多个牺牲层交错于所述通道层，自堆叠、缓冲层、以及基板形成鳍片状结构，鳍片状结构包含通道区以及源极/漏极区，形成虚置栅极堆叠于鳍片状结构的通道区上方，沉积栅极间隔物层于虚置栅极堆叠上方，凹蚀源极/漏极区以形成源极/漏极沟槽，其露出所述通道层以及所述牺牲层的多个侧壁，选择性地以及部分地凹蚀所述牺牲层以形成多个内间隔物凹槽，形成多个内间隔物部件于所述内间隔物凹槽中，形成源极/漏极部件于源极/漏极沟槽中，移除虚置栅极堆叠，选择性地移除所述牺牲层以释放通道区中的所述通道层作为多个通道元件，以及形成栅极结构于所述通道元件的每一个周围。凹蚀源极/漏极区的步骤会凹蚀缓冲层，使得源极/漏极沟槽延伸至缓冲层之中。选择性地以及部分地凹蚀的步骤包含凹蚀缓冲层，使得所述内间隔物凹槽的最底部内间隔物凹槽的高度大于剩下的所述内间隔物凹槽。
124.在一些实施例中，选择性地移除所述牺牲层的步骤亦蚀刻通道区中的缓冲层。在一些实施例中，选择性地移除所述牺牲层的步骤完整地移除通道区中的缓冲层以露出基板的顶表面。在一些情况中，在形成栅极结构之后，栅极结构的底表面低于源极/漏极部件的底表面。在一些实施例中，所述通道层包含硅锗或锗-锡，而所述牺牲层包含掺杂的锗。
125.以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且可以在不违背本发明的构思和范围下，做各式各样的改变、取代、以及替换。因此，本发明的保护范围当视权利要求所界定为准。