具有不同金属材料的互连结构的制作方法

1.本公开内容涉及集成电路，并且更特别地，涉及具有不同金属材料的互连结构。


背景技术：

2.随着集成电路的尺寸持续缩小，出现了许多挑战。例如，减小层厚度变得越来越困难。随着晶体管面积的减小，所形成的到各种晶体管结构(例如，栅极结构、漏极区域和源极区域)的互连的尺寸也减小。例如，互连结构利用互连金属与周围的电介质材料之间的氮化钽阻挡层来减少或消除金属原子或离子从互连金属扩散到周围的电介质材料中或扩散任何相邻的半导体材料中。这些氮化钽阻挡层必须具有一定的厚度以提供足够的阻挡性能。因此，仅使用较薄的氮化钽或其他标准阻挡层不是可行的解决方案。
附图说明
3.图1是示出根据本公开内容的实施例的配置有在多个半导体器件上方的互连区域的集成电路的示例部分的截面图。
4.图2a是示出根据本公开内容的实施例的具有覆盖材料以保护下面的导电过孔的互连的截面图。
5.图2b是示出显示突出损坏的互连的截面图。
6.图3a-3g是共同示出根据本公开内容的实施例的用于形成具有导电过孔的互连的示例工艺的截面图，该导电过孔被保护以免随后暴露于反应性气体或等离子体。
7.图4示出了根据本公开内容的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。
8.图5是根据本公开内容的实施例的包括具有导电过孔的互连的集成电路的制造工艺的流程图，该导电过孔被保护以免随后暴露于反应性气体或等离子体。
9.图6示出了根据本公开内容的实施例的包括如本文中不同地描述的一个或多个集成电路的计算系统。
10.尽管将参考说明性实施例来进行以下详细描述，但鉴于本公开内容，其许多替代、修改和变化将是显而易见的。如将进一步理解的，附图不一定按比例绘制或旨在将本公开内容限制为所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但是假定所使用的处理设备和技术的真实世界限制的情况下，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑或者以其他方式是不平滑的。
具体实施方式
11.本文提供了用于形成诸如导电过孔或触点的互连结构的技术，所述互连结构被保护以免受包括反应性气体或等离子体物质的后续处理的影响。尽管该技术可以用于任何数量的集成电路应用中，但是它们对于用于诸如在逻辑单元和存储器单元(例如，使用
finfet、全环栅晶体管或其他晶体管技术的那些单元)中使用的尺寸受限晶体管的接触方案特别有用。根据一些实施例，互连层内的导电过孔或触点由具有不同材料的覆盖层形成，以保护下面的金属材料稍后在工艺中不与某些反应性气体或等离子体元素反应。在一些示例中，钌(ru)覆盖层形成在铜过孔上方以保护铜(cu)。其他覆盖层材料可以包括例如钨(w)、钴(co)或钼(mo)。在一些实施例中，整个导电过孔可以使用ru、w、co或mo中的一种来形成，以避免使用反应性较高的金属，例如铜。根据一些实施例，在使用包括硫或硒的反应性气体或等离子体的阻挡层掺杂工艺期间，使用覆盖层(或反应性较低的金属)来保护互连结构。如果铜暴露于硫或硒，则它会向外突出并且损坏或以其他方式使互连结构不能工作。
12.总体概述
13.如上所述，考虑到还保持阻挡性能的竞争性需要，仅仅将标准阻挡层缩小到越来越小的厚度不是可行的解决方案。为此，关于形成相对薄的阻挡层同时还保持阻挡性能，仍然存在许多不可忽视的挑战。更详细地，缩小的互连结构可以包括较薄的阻挡层，以使在各种导电特征和迹线中使用的导电互连金属的量达到最大。如果氮化钽阻挡层太薄(例如，低于约2nm)，则它们变得无效，使得金属互连的离子可以迁移穿过该太薄的阻挡层并且进入相邻的电介质和半导体材料中。然而，根据本公开内容的实施例，钽可以与其他元素混合，并且使用硫族元素(例如硫或硒)对钽进行掺杂，以增强含钽层的阻挡性质。这允许使用掺杂有硫或硒的相对薄(例如，约2nm或约1nm)的钽基阻挡层。然而，硫或硒可能与铜发生不利的反应，并且可能导致铜向外突出，从而导致结构损坏和/或降低互连的导电性。
14.因此，并且根据本公开内容的另一实施例，本文提供了在互连的制造工艺期间保护铜互连结构免受任何反应性气体元素(例如，前述硫或硒)影响的技术。如上所述，反应性气体可以用于强化相对薄的阻挡层，从而阻挡层提供更好的阻挡保护。根据一些实施例，另一金属材料的覆盖层可用于任何暴露的铜特征上方，以保护下面的铜免受任何反应性气体或等离子体元素的影响。在示例中，覆盖层包括钌，尽管也可以使用诸如钨、钴或钼的其他金属。在一些实施例中，铜过孔被替换为替代使用钌、钨、钴或钼的导电过孔。根据一些实施例，覆盖层足够厚，使得硫或硒元素不会扩散通过其厚度。在一些这样的实施例中，覆盖层的厚度在约0.5nm与约2nm之间。
15.根据实施例，一种集成电路包括：多个半导体器件、在多个半导体器件之上并且具有第一互连层和在第一互连层上方的第二互连层的互连区域。第一互连层包括第一电介质层和穿过第一电介质层的导电过孔。导电过孔包括第一导电层。第二互连层包括第二电介质层、至少部分地在第二电介质层内的第二导电层、以及在第二导电层与第二电介质层之间的第三导电层。第三导电层包括硫和硒中的一种或两种以及氧。
16.根据另一实施例，一种集成电路包括：包括多个半导体器件的器件层、在器件层之上的第一互连层、以及在第一互连层上方的第二互连层。第一互连层包括第一电介质层和穿过第一电介质层的导电过孔。导电过孔包括第一导电层，第一导电层包括钌。第二互连层包括第二电介质层、至少部分地在第二电介质层内的第二导电层、以及在第二导电层与第二电介质层之间的第三导电层。
17.根据另一实施例，一种形成集成电路的方法包括：在多个半导体器件之上形成第一互连层，以及在第一互连层上方形成第二互连层。形成第一互连层包括：形成第一电介质层，形成穿过第一电介质层的过孔，在过孔中形成第一导电层，以及在第一导电层上方的过
孔中形成第二导电层。形成第二互连层包括：形成第二电介质层，在过孔上方的第二电介质层中形成空腔，在空腔的一个或多个侧壁上形成第三导电层，第三导电层包括氧，将第三导电层暴露于包括硫或硒的气体以用硫或硒掺杂第三导电层，以及在空腔中形成第四导电层。
18.该技术可以与任何类型的平面晶体管和非平面晶体管一起使用，所述晶体管包括finfet(有时称为双栅晶体管或三栅晶体管)、纳米线晶体管和纳米带晶体管(有时称为全环栅晶体管)以及薄膜晶体管，仅举几个示例。源极和漏极区域可以是例如给定鳍状物或衬底的掺杂部分，或者是在蚀刻和替代源极/漏极形成工艺期间沉积的外延区域。源极和漏极区域中的掺杂剂类型将取决于对应晶体管的极性。栅极结构可以用栅极首先工艺或栅极最后工艺(有时称为去除金属栅极或rmg工艺)来实施。在形成通过掩埋或背侧电源轨供电的晶体管时，可以使用任何数量的半导体材料，例如iv族材料(例如，硅、锗、硅锗)或iii-v族材料(例如，砷化镓、砷化铟镓)。
19.本文提供的技术和结构的使用可以使用工具来检测，所述工具例如电子显微镜，包括扫描/透射电子显微镜(sem/tem)、扫描透射电子显微镜(stem)、纳米束电子衍射(nbd或nbed)和反射电子显微镜(rem)；构图；x射线晶体学或衍射(xrd)；能量色散x射线光谱(edx)；二次离子质谱(sims)；飞行时间sims(tof-sims)；原子探针成像或断层摄影；局部电极原子探针(leap)技术；3d断层摄影；或高分辨率物理或化学分析，仅举几个合适的示例分析工具。例如，在一些示例实施例中，这样的工具可以指示包括诸如ru、w、co或mo的金属的导电过孔或触点。在一些实施例中，一个或多个导电过孔或触点包括具有cu层和ru、w、co或mo的覆盖层的多层结构。这样的工具还可以指示在互连金属周围存在薄的阻挡层，其中阻挡层包括硫、硒或两者。根据本公开内容，许多配置和变化将是显而易见的。
20.应当容易理解，本公开内容中的“在
…
之上”和“在
…
上方”的含义应当以最广泛的方式来解释，使得“在
…
之上”和“在
…
上方”不仅意味着“直接在某物上”，而且还包括在某物上方并且其间具有中间特征或层的含义。此外，诸如“在
…
下面”、“在
…
之下”、“下部”、“在
…
之上”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。
21.如本文所用，术语“层”是指包括具有厚度的区域的材料部分。单层是由给定材料的单层原子组成的层。层可以在整个下面的结构或上面的结构上方延伸，或者可以具有小于下面的结构或上面的结构的范围的范围。此外，层可以是同质或非同质的连续结构的区域，其中层具有小于连续结构的厚度的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。层可以与在整个层上具有相对均匀的厚度的给定表面(无论是平坦的还是曲线的)共形。
22.如本文所用的“组成上不同”或“组成上相异”的材料是指具有不同化学组成的两种材料。这种组成上不同可以例如借助于在一种材料中但不在另一种材料中的元素(例如，sige在组成上不同于硅)，或借助于一种材料与第二材料具有完全相同的元素，但有意在一种材料中以相对于另一种材料不同的浓度提供那些元素中的至少一种(例如，具有70原子
百分比锗的sige在组成上不同于具有25原子百分比锗的sige)。除了这种化学组成多样性之外，材料还可以具有不同的掺杂剂(例如，镓和镁)或相同的掺杂剂但浓度不同。在其他实施例中，组成上相异的材料可以进一步指代具有不同结晶取向的两种材料。例如，(110)硅在组成上与(100)硅相异或不同。例如，可以利用毯覆晶圆层转移来实现不同取向的堆叠体的产生。
23.架构
24.图1是示出根据本公开内容的实施例的具有在多个半导体器件上方的互连区域的集成电路的示例部分的截面图。在该示例中，半导体器件是非平面金属氧化物半导体(mos)晶体管，例如三栅或全环栅(gaa)晶体管，但是如将认识到的，其他晶体管拓扑和类型(例如，平面晶体管、薄膜晶体管、或可以形成到其的接触的任何其他晶体管)也可以受益于本文提供的技术。
25.根据一些实施例，集成电路包括器件区域101和在器件区域101上方的互连区域103。器件区域101可以包括多个半导体器件104以及与半导体器件104相关联的一个或多个其他层或结构。例如，器件区域101还可以包括衬底102和围绕半导体器件104的有源部分的一个或多个电介质层106。器件区域101还可以包括一个或多个导电触点108，导电触点108提供到诸如栅极结构、漏极区域或源极区域的晶体管元件的电接触。导电触点108包括钨，但其他金属或金属合金材料也是可能的。
26.衬底102可以是例如体衬底，体衬底包括iv族半导体材料(例如硅、锗、或硅锗)、iii-v族半导体材料(例如砷化镓、砷化铟镓、或磷化铟)和/或可以在其上形成晶体管的任何其他合适的材料。替代地，衬底可以是绝缘体上半导体衬底，缘体上半导体衬底具有在掩埋绝缘体层(例如，二氧化硅上的硅)上方的期望的半导体层。替代地，衬底可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，硅和sige的交替层，或砷化铟镓和磷化铟的交替层)。可以使用任何数量的衬底。在一些实施例中，使用背侧处理来去除衬底102并且形成附加的背侧互连层。
27.互连区域103包括彼此堆叠的多个互连层110a-110e。每个互连层可以包括电介质材料112以及一个或多个不同的导电特征。电介质材料112可以是任何电介质，例如氧化硅、碳氧化硅、氮化硅或氮氧化硅。电介质材料112可以使用任何已知的电介质沉积技术来形成，电介质沉积技术例如化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、可流动cvd、旋涂电介质或原子层沉积(ald)。一个或多个导电特征可以包括导电迹线114和导电过孔116，导电迹线114和导电过孔116以任何图案布置在互连层110a-110e上，以向/从各种半导体器件104传送信号和/或电源电压。如本文所使用的，导电过孔(例如，导电过孔116)延伸穿过互连层，以在上互连层和下互连层上的导电迹线之间进行连接，而导电触点(例如，导电触点108)延伸穿过电介质层106的一部分，以接触一个或多个晶体管元件。尽管互连区域103被示为仅具有五个互连层，但是在互连区域103内可以使用任何数量的互连层。
28.导电迹线114和导电过孔116中的任一个可以包括任何数量的导电材料，其中一些示例包括铜、钌、钨、钴、钼、以及其合金。在一些情况下，导电迹线114和导电过孔116中的任一个包括相对薄的衬层或阻挡层，例如氮化钛、硅化钛、碳氮化钨(wcn)、pvd或ald钨、或氮化钽。如本文将更详细地讨论的，钽基阻挡层可以包括诸如硫或硒的掺杂剂，以增强其阻挡性能，并且具有低于2nm或低于1nm的厚度。此外，导电过孔116可以包括具有铜层以及钌层、
钨层、钴层或钼层两者的多层结构。
29.应当注意，将各种导电过孔116和导电触点108中的每一个示出为具有锥形轮廓，以指示由于用于形成开口的蚀刻工艺的更自然外观。根据所使用的蚀刻参数和被蚀刻穿过的电介质层的厚度，可以观察到任何程度的锥形。此外，导电过孔可以穿过互连区域103的不同电介质层而彼此堆叠。然而，在一些示例中，单个过孔凹槽可以被形成为穿过多于一个电介质层，从而产生延伸穿过两个或更多个电介质层的更高、更锥形的导电过孔。
30.图2a示出了根据实施例的图1的集成电路的两个互连层的更详细的截面图。第一互连层可以包括延伸穿过电介质层202的导电过孔201。如上所述，电介质层202可以是任何电介质，例如氧化硅、碳氧化硅、氮化硅或氮氧化硅。第一互连层上方的第二互连层包括设置在另一电介质层204内的导电迹线203，该另一电介质层204可以包括与电介质层202相同的材料。
31.导电过孔201可以包括多层结构，该多层结构至少具有第一导电层206和在第一导电层206上方的第二导电层208。第一导电层206可以包括铜，其由第二导电层208保护以免受用于形成阻挡层210的一个或多个反应性工艺的影响。因此，第二导电层208用作第一导电层206上方的覆盖层。根据实施例，第二导电层208包括钌。在一些其他实施例中，第二导电层包括钨、钴或钼。在另外其他实施例中，第二导电层208表示具有钌、钨、钴或钼中的任何两种或更多种的层的多层结构。在一些实施例中，第二导电层208具有约0.5nm与约2nm之间的厚度，而过孔201具有约15nm与约30nm之间的总厚度。
32.在一些实施例中，导电迹线203包括第三导电层212和围绕第三导电层212的侧表面和底表面的阻挡层210。阻挡层210也可以被认为是沿着电介质层204的侧壁和/或沿着电介质层202的顶表面的一部分存在，而不是导电迹线203的一部分。更具体地，阻挡层210在第三导电层212与电介质层202和204中的任何一个之间形成阻挡层。在一些示例中，阻挡层210还沿着第二导电层208的顶表面存在。在一些示例中，阻挡层210还沿着过孔201的侧面(例如，在电介质层202与导电层206和208之间)存在。阻挡层210的沿着过孔201的侧面存在的部分可以不包括任何掺杂剂。
33.第三导电层212可以包括铜或任何其他足够导电的金属材料。阻挡层210可以包括掺杂有硫或硒的钽、氮和氧(tano)(例如，tanos或tanose)。在一些实施例中，阻挡层210掺杂有2-5％重量比的硫或硒。用硫或硒进行掺杂增强了阻挡层210的阻挡特性，并且允许阻挡层210即使在相对低的厚度下也能用作阻挡层。在一些示例中，阻挡层210小于2nm厚，或小于1.5nm厚，或小于1nm厚(例如，0.5至2nm厚，例如约1nm厚)。
34.用于将硫或硒原子注入到阻挡层210中的掺杂工艺涉及使用也可以与铜反应的反应性气体或等离子体。因此，在没有保护下面的铜(例如，第一导电层206)的第二导电层208的情况下，铜将与硫或硒反应并且向外突出，从而形成如图2b所示的突出结构214。突出结构214包括铜和硫(或硒)，并且与单独的铜相比表现出较低的电导率。此外，突出结构214可能导致对互连的结构损坏。因此，根据实施例，使用第二导电层208防止形成突出结构214。
35.如上所述，一些实施例使用不同的导电材料(例如，不同于铜)作为导电过孔201。例如，钌、钨、钴或钼可以用于形成导电过孔201，因为这些材料不与硫或硒反应以形成突出结构，例如突出结构214。应当注意，仅示出了一个导电过孔201，但是跨越任何数量的互连层的任何数量的导电过孔可以包括本文描述的任何过孔结构。
36.制造方法
37.图3a-3g是根据本公开内容的实施例的共同示出用于形成集成电路的互连区域的一部分的示例工艺的截面图。每个图示出了从工艺流到该时间点产生的示例结构，因此所示的结构随着工艺流程继续而演进，以图3g中所示的结构结束，图3g中所示的结构类似于图2a所示的结构。这种结构可以是包括例如数字逻辑单元和/或存储器单元以及模拟混合信号电路系统(circuitry)的整个集成电路(例如，诸如处理器或存储器芯片)的一部分。因此，所示的集成电路结构可以是包括未示出的其他集成电路系统的较大集成电路的一部分。给出了示例材料和工艺参数，但是如将理解的，本公开内容并不旨在限制于任何具体的此类材料或参数。
38.图3a是穿过多个堆叠的互连层中的一个互连层截取的截面图。因此，互连层302可以在互连区域103内的任何位置。互连层302包括电介质层304，电介质层304可以是任何电介质材料，例如氧化硅、氮氧化硅、氮化硅或碳氧化硅。可以使用任何已知的电介质沉积技术(例如，cvd、pecvd、可流动cvd、旋涂电介质或ald)来沉积电介质层304。电介质层304可以具有约15nm至与30nm之间的高度。
39.根据一些实施例，穿过电介质层304形成过孔开口306。可以使用任何各向异性蚀刻技术(例如，使用反应离子蚀刻(rie))，同时用光致抗蚀剂或硬掩模掩蔽电介质层304的未蚀刻区域，来形成过孔开口306。在一些实施例中，过孔开口306暴露下面的互连层内的导电特征(例如，导电迹线或导电过孔)。过孔开口306的尺寸可以基于集成电路的半导体器件的尺寸由设计规则来确定，但在一些示例中，过孔开口306具有在约5nm与约50nm之间、在约50nm与约100nm之间、在约100nm与约500nm之间、或在约500nm至与1000nm之间的顶部(例如，最宽)直径。
40.图3b是根据本公开内容的实施例的在形成导电过孔308之后图3a中所示结构的截面图。导电过孔308可以通过沉积导电层310而形成在过孔开口306内。根据一些实施例，导电层310是使用电镀、化学镀、cvd或pecvd中的任何一种沉积的铜，仅举几个示例。在沉积导电层310之后，可以使用例如化学机械抛光(cmp)来执行抛光工艺，以平坦化导电过孔308和电介质层304的顶表面。在一些实施例中，在形成导电层310之前，沿着过孔开口306的内表面沉积薄阻挡层。薄阻挡层可以包括钽。
41.根据一些实施例，使用其他金属材料来形成导电过孔308。例如，导电层310可以是铷、钴、钨或钼中的任何一种，其使用上述相同技术中的任何一种来沉积。在铜不用于导电层310的示例中，不使用下面参考图3c描述的工艺，并且使用包括铷、钴、钨或钼中的任何一种而没有任何铜的导电过孔如图3d-3g所示进行制造。
42.图3c是根据本公开内容的实施例的在导电过孔308中的导电层310上方形成另一导电层312之后的图3b中所示结构的截面图。可以使用任何湿法或干法各向同性金属蚀刻技术使导电层310凹陷。在使导电层310凹陷之后，可以使用电镀、化学镀、cvd或pecvd中的任何一种来沉积导电层312，仅举几个示例。在沉积导电层312之后，可以使用例如cmp来执行抛光工艺，以平坦化导电过孔308和电介质层304两者的顶表面。
43.根据一些实施例，导电层310包括铜，并且导电层312用作覆盖层以保护铜不受后续工艺的影响。在一些实施例中，导电层312包括铷。在一些其他实施例中，导电层312包括钴、钨或钼中的任何一种。导电层312可以具有约0.5nm与约2nm之间的厚度。
44.图3d是根据本公开内容的实施例的在形成第二互连层314之后的图3c中所示结构的截面图。第二互连层314包括电介质层316，电介质层316可以是任何电介质材料，例如氧化硅、氮氧化硅、氮化硅或碳氧化硅。电介质层316可以使用任何已知的电介质沉积技术来沉积，电介质沉积技术例如cvd、pecvd、可流动cvd、旋涂电介质、或ald。电介质层316可以具有约15nm与约30nm之间的高度。
45.根据一些实施例，穿过电介质层314形成空腔317。可以使用任何各向异性蚀刻技术(例如，rie)，同时用光致抗蚀剂或硬掩模掩蔽电介质层314的未蚀刻区域，来形成空腔317。在一些实施例中，继续空腔317的蚀刻，直到已暴露导电过孔308的至少顶表面。在一些示例中，空腔317限定导电迹线的位置。
46.图3e是根据本公开内容的实施例的在形成阻挡层318之后图3d中所示结构的截面图。阻挡层318可以使用cvd、pecvd、ald或物理气相沉积(pvd)中的任何一种来沉积。如上所述，阻挡层318可以包括钽和诸如氮和氧的其他元素(例如，tano)。阻挡层318可以被沉积到小于2.5nm的厚度。在一些示例中，阻挡层318在约0.5nm与约1.5nm之间、或在约1.0nm与约2.0nm之间。
47.阻挡层318可以仅沉积在电介质表面(例如，如图所示，电介质层316的侧壁和顶表面以及电介质层304的顶表面)上方。在一些其他示例中，阻挡层318也沉积在导电层312的顶表面上方。
48.图3f是根据本公开内容的实施例的在引入反应性气体或等离子体物质之后的图3e中所示结构的截面图。阻挡层318可以暴露于包含硫族元素(例如硫或硒)的气体或等离子体环境。硫或硒原子扩散到阻挡层318内的晶界和/或晶格缺陷中，以掺杂材料并且形成tanos或tanose的阻挡层318，仅举几个示例。根据一些实施例，掺杂工艺在h2s的气体环境中在250℃下并且在大约10托的压力下进行30分钟与60分钟之间的时间。
49.根据一些实施例，由于导电层312的存在，硫或硒原子不能到达导电层310的铜。根据一些实施例，导电层312的一些部分由于暴露于反应性元素而被转化成包含硫或硒的化合物。例如，当导电层312包括钨时，形成硫化钨(ws2)的转化层320。在另一示例中，当导电层312包括钼时，转化层320包括硫化钼(mos2)。在掺杂工艺期间使用的较高温度将把导电层312中的更多钨或钼转化为硫化钨或硫化钼。根据一些实施例，当包括钨或钼时，可以将导电层312制造得更厚(例如，2-3nm厚)，以确保整个厚度的导电层312不会转化为ws2或mos2。根据一些实施例，当暴露于硫或硒时，可以忽略被转化的钌的量。
50.图3g是根据本公开内容的实施例的在空腔317内形成导电层322之后的图3f中所示结构的截面图。导电层322的一个或多个侧表面和底表面接触阻挡层318。根据一些实施例，导电层322是使用电镀、化学镀、cvd或pecvd中的任何一种沉积的铜，仅举几个示例。在沉积导电层322之后，可以使用例如cmp来执行抛光工艺，以平坦化导电层322和电介质层304两者的顶表面。注意，抛光工艺还可以从电介质层316的顶表面去除阻挡层318的任何部分。
51.图4示出了根据本公开内容的实施例的芯片封装400的示例实施例。如可以看到的，芯片封装400包括一个或多个管芯402。一个或多个管芯402可以包括具有如前述实施例中的任何一个中所描述的结构的至少一个集成电路。在一些示例配置中，一个或多个管芯402可以包括用于与形成在管芯上的其他器件或连接到芯片封装400的其他器件接口连接
的任何其他电路系统。
52.如可以进一步看到的，芯片封装400包括接合到封装衬底406的外壳404。外壳404可以是任何标准或专有外壳，并且可以为芯片封装400的部件提供例如电磁屏蔽和环境保护。一个或多个管芯402可以使用连接408导电地耦接到封装衬底406，连接408可以用任何数量的标准或专用连接机构(例如，焊料凸块、球栅阵列(bga)、引脚或线接合，举几个示例)来实施。封装衬底406可以是任何标准或专有封装衬底，但是在一些情况下包括具有导电路径(例如，包括导电过孔和导电线)的电介质材料，该导电路径在封装衬底406的面之间或者每个面上的不同位置之间延伸穿过电介质材料。在一些实施例中，封装衬底406可以具有小于1毫米的厚度(例如，在0.1毫米与0.5毫米之间)，但是可以使用任何数量的封装几何形状。附加的导电触点412可以设置在封装衬底406的相反面处，用于导电接触例如印刷电路板(pcb)。一个或多个过孔410延伸穿过封装衬底406的厚度，以在一个或多个连接408与一个或多个触点412之间提供导电路径。为了便于说明，过孔410被示出为穿过封装衬底406的单个直柱，尽管过孔410可以使用其他配置(例如，镶嵌、双镶嵌、穿硅过孔、或蜿蜒穿过衬底406的厚度以接触其中的一个或多个中间位置的互连结构)。在其他实施例中，过孔410由多个更小的堆叠过孔制造，或者在封装衬底406上的不同位置处交错。在所示实施例中，触点412是焊球(例如，用于基于凸块的连接或球栅阵列布置)，但是可以使用任何合适的封装接合机构(例如，引脚栅阵列布置中的引脚，或连接盘栅阵列布置中的连接盘)。在一些实施例中，阻焊剂设置在触点412之间，以阻止短路。
53.在一些实施例中，模制材料414可以设置在包括在外壳404内的一个或多个管芯402周围(例如，在管芯402与封装衬底406之间作为欠填充材料(underfill material)，以及在管芯402与外壳404之间作为过填充材料(overfill materia))。尽管模制材料414的尺寸和质量可以在不同实施例之间变化，但是在一些实施例中，模制材料414的厚度小于1毫米。可以用于模制材料414的示例材料包括适当的环氧树脂模制材料。在一些情况下，模制材料414除了是电绝缘的之外，还是导热的。
54.方法
55.图5是根据实施例的用于形成集成电路的至少一部分的方法500的流程图。方法500的各种操作可以在图3a-图3g中示出。然而，方法500的各种操作与前述附图中所示的特定部件的相关性并非旨在暗示任何结构和/或使用限制。相反，上述附图提供了方法500的一个示例实施例。可以在方法500的任何操作之前、期间或之后执行其他操作。例如，方法500没有明确地描述为了形成常见晶体管结构而执行的许多步骤。方法500的一些操作可以以与所示顺序不同的顺序执行。在一些实施例中，在后段制程(beol)处理期间执行方法500的各种操作。
56.方法500开始于操作502，其中穿过第一电介质层形成过孔开口。第一电介质层可以是在多个半导体器件之上的多个堆叠互连层内的互连层的一部分。第一电介质层可以是任何电介质材料，例如氧化硅、氮氧化硅、氮化硅、或碳氧化硅，可以使用任何已知的电介质沉积技术沉积第一电介质层，电介质沉积技术例如cvd、pecvd、可流动cvd、旋涂电介质、或ald。可以使用各向异性蚀刻技术(例如，rie)形成过孔开口。
57.方法500继续到操作504，其中在过孔开口内形成第一导电层。第一导电层可以包括使用电镀、化学镀、cvd或pecvd中的任何一种沉积的铜，仅举几个示例。在沉积第一导电
层之后，可以使用例如cmp来执行抛光工艺，以平坦化第一导电层和第一电介质层两者的顶表面。在一些实施例中，在形成第一导电层之前，沿着过孔开口的内表面沉积薄阻挡层。在抛光操作之后，第一导电层可以凹陷在过孔开口内以减小过孔开口中的第一导电层的厚度。可以使用任何各向同性湿法或干法金属蚀刻工艺来执行凹陷。在一些实施例中，第一导电层凹陷约0.5nm与约2nm之间。
58.方法500继续到操作506，其中至少部分地在过孔开口内、在第一导电层上方形成第二导电层。第二导电层可以使用电镀、化学镀、cvd或pecvd中的任何一种来沉积，仅举几个示例。在沉积第二导电层之后，可以使用例如cmp执行另一抛光工艺以平坦化第二导电层和第一电介质层两者的顶表面。
59.根据一些实施例，第一导电层包括铜，并且第二导电层用作覆盖层以保护铜不受后续工艺的影响。在一些实施例中，第二导电层包括铷。在一些其他实施例中，第二导电层包括钴、钨或钼中的任何一种。第二导电层可以具有在约0.5nm与约2nm之间的厚度。
60.方法500继续到操作508，其中在第一电介质层上方的第二电介质层内形成空腔。第二电介质层可以包括氧化硅、氮氧化硅、氮化硅或碳氧化硅中的任何一种，并且可以使用任何已知的电介质沉积技术(例如，cvd、pecvd、可流动cvd、旋涂电介质、或ald)沉积在第一电介质层上方。
61.可以使用任何各向异性蚀刻技术(例如，rie)，同时用光致抗蚀剂或硬掩模掩蔽第二电介质层的未蚀刻区域，来形成空腔。在一些实施例中，继续蚀刻空腔，直到已经暴露了过孔内的第二导电层的至少顶表面。
62.方法500继续到操作510，其中在空腔的侧面上形成第三导电层。根据一些实施例，第三导电层形成在空腔的侧壁上和空腔的底表面(例如，第一电介质层的顶表面)上。第三导电层可以使用cvd、pecvd、ald或pvd中的任何一种来沉积，并且用作电介质材料与导电互连特征之间的阻挡层。第三导电层可以包括钽、以及诸如氮和氧的其他元素(例如，tano)。第三导电层可以被沉积到小于2.5nm的厚度。在一些示例中，第三导电层在约0.5nm与约1.5nm之间、或在约1.0nm与约2.0nm之间。
63.方法500继续到操作512，其中将第三导电层暴露于包含硫族元素(例如，硫或硒)的气体或等离子体。根据一些实施例，硫或硒原子扩散到第三导电层内的晶界和/或晶格缺陷中，以用硫或硒掺杂材料。因此，所得到的第三导电层可以是tanos或tanose，仅举几个示例。根据一些实施例，掺杂工艺在h2s的气体环境中在250℃下并且在大约10托的压力下进行30分钟与60分钟之间的时间。
64.将在过孔内的第二导电层也暴露于包含硫族元素的气体或等离子体。然而，第二导电层阻止反应性硫族元素与第一导电层(例如，铜)相互作用。
65.方法500继续到操作514，其中在空腔内形成第四导电层。第四导电层的一个或多个侧表面和底表面接触第三导电层。根据一些实施例，第四导电层是使用电镀、化学镀、cvd或pecvd中的任何一种沉积的铜，仅举几个示例。在沉积第四导电层之后，可以使用例如cmp执行抛光工艺以平坦化第四导电层和第二电介质层两者的顶表面。
66.示例系统
67.图6是根据本公开内容的一些实施例的利用如本文所公开的集成电路结构中的一个或多个集成电路结构实施的示例计算系统。如可以看到的，计算系统600容纳母板602。母
板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606，其中的每一个部件可以物理地和电气地耦接到母板602，或者以其他方式集成在母板602中。如将理解的，母板602可以是例如任何印刷电路板(pcb)，无论是主板、安装在主板上的子板、还是系统600的唯一板等。
68.取决于其应用，计算系统600可以包括可以或可以不物理地和电气地耦接到母板602的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、加速计、陀螺仪、扬声器、相机、以及大容量存储设备(例如硬盘驱动器、光盘(cd)、数字多功能盘(dvd)等等)。包括在计算系统600中的任何部件可以包括根据示例实施例配置的一个或多个集成电路结构或器件(例如，包括具有互连结构的集成电路的模块，该互连结构在一个或多个导电过孔内使用诸如钌、钴、钨或钼的材料)。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如，注意，通信芯片606可以是处理器604的一部分或以其他方式集成到处理器604中)。
69.通信芯片606能够实现无线通信，以便向和从计算系统600传送数据。术语“无线”和其派生词可以用于描述可以通过使用调制电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片606可以实施多种无线标准或协议中的任何一种，包括但不限于wi-fi(ieee802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物、以及被指定为3g、4g、5g和以上的任何其他无线协议。计算系统600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片606可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等的较长距离无线通信。
70.计算系统600的处理器604包括封装在处理器604内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用如本文中不同地描述的一个或多个半导体器件实施的板载电路系统。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
71.通信芯片606还可以包括封装在通信芯片606内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括如本文中不同地描述的一个或多个半导体器件。如根据本公开内容将理解的，注意，多标准无线能力可以直接集成到处理器604中(例如，其中任何芯片606的功能集成到处理器604中，而不是具有单独的通信芯片)。进一步注意，处理器604可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器604和/或通信芯片606。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
72.在各种实施方式中，计算系统600可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或处理数据或采用如本文中不同地描述的使用所公开的技术形成的一个或多个集成电路结构
或器件的任何其他电子设备。
73.将理解，在一些实施例中，计算系统600的各种部件可以被组合或集成在片上系统(soc)架构中。在一些实施例中，部件可以是硬件部件、固件部件、软件部件、或硬件、固件或软件的任何合适的组合。
74.另外的示例实施例
75.以下示例涉及另外的实施例，从中许多排列和配置将是显而易见的。
76.示例1是一种集成电路，包括在多个半导体器件之上的第一互连层和在第一互连层上方的第二互连层。第一互连层包括第一电介质层和穿过第一电介质层的导电过孔。导电过孔具有第一导电层。第二互连层包括第二电介质层、至少部分地在第二电介质层内的第二导电层、以及在第二导电层与第二电介质层之间的第三导电层。第三导电层包括硫和硒中的一种或两种、以及氧，并且第二导电层包括与第一导电层不同的金属。
77.示例2包括示例1的主题，其中，导电过孔的第一导电层的顶表面与第二互连层的第二导电层直接接触。
78.示例3包括示例1或2的主题，其中，第一导电层包括钌。
79.示例4包括示例1或2的主题，其中，第一导电层包括钴、钨或钼。
80.示例5包括示例1-4中任一项的主题，其中，导电过孔包括在第一导电层下面的第四导电层。
81.示例6包括示例5的主题，其中，第四导电层包括铜，并且第一导电层包括钌。
82.示例7包括示例5的主题，其中，第四导电层包括铜，并且第一导电层包括钴、钨或钼。
83.示例8包括示例7的主题，其中，第一导电层的顶部部分包括硫和硒中的一种或两种、以及钼。
84.示例9包括示例5-8中任一项的主题，其中，第一导电层具有在约5埃与约20埃之间的厚度。
85.示例10包括示例5-9中任一项的主题，其中，第三导电层存在于第一导电层的顶表面上。
86.示例11包括示例1-10中任一项的主题，其中，第三导电层具有20埃或更小的厚度。
87.示例12包括示例11的主题，其中，第三导电层具有在5埃与15埃之间的厚度。
88.示例13包括示例1-12中任一项的主题，其中，第三导电层存在于第一导电层的顶表面上。
89.示例14是一种包括示例1-13中任一项的集成电路的印刷电路板。
90.示例15是一种集成电路，包括：器件层，包括多个半导体器件；第一互连层，在器件层之上并且包括第一电介质层和穿过第一电介质层的导电过孔，导电过孔包括在第二导电层上的第一导电层，第一导电层包括第一金属，并且第二导电层包括在组成上不同于第一金属的第二金属；以及第二互连层，在第一互连层上方并且具有第二电介质层、至少部分地在第二电介质层内的第三导电层、以及在第三导电层与第二电介质层之间的第四导电层，第三导电层包括第二金属。
91.示例16包括示例15的主题，其中，第四导电层包括氧、以及硫或硒。
92.示例17包括示例15或16的主题，其中，第一金属是钌，并且第二金属是铜。
93.示例18包括示例15-17中任一项的主题，其中，第四导电层具有约20埃或更小的厚度。
94.示例19包括示例18的主题，其中，第四导电层具有在约9埃与约19埃之间的厚度。
95.示例20包括示例18或19的主题，其中，第四导电层具有在约5埃与约15埃之间的厚度。
96.示例20包括示例15-19中任一项的主题，其中，第一导电层具有在约5埃与约20埃之间的厚度。
97.示例21包括示例15-20中任一项的主题，其中，第四导电层存在于第一导电层的顶表面上。
98.示例22是一种包括示例15-21中任一项的集成电路的印刷电路板。
99.示例23是一种包括芯片封装的电子设备，该芯片封装包括一个或多个管芯。一个或多个管芯中的至少一个管芯包括多个半导体器件、第一互连层、以及在第一互连层上方的第二互连层。第一互连层包括第一电介质层和穿过第一电介质层的导电过孔。导电过孔具有第一导电层。第二互连层包括第二电介质层、至少部分地在第二电介质层内的第二导电层、以及在第二导电层与第二电介质层之间的第三导电层。第三导电层包括硫和硒中的一种或两种、以及氧，并且第二导电层包括与第一导电层不同的金属。
100.示例24包括示例23的主题，其中，导电过孔的第一导电层的顶表面与第二互连层的第二导电层直接接触。
101.示例25包括示例23或24的主题，其中，第一导电层包括钌。
102.示例26包括示例23或24的主题，其中，第一导电层包括钴、钨或钼。
103.示例27包括示例23-26中任一项的主题，其中，导电过孔包括在第一导电层下面的第四导电层。
104.示例28包括示例27的主题，其中，第四导电层包括铜，并且第一导电层包括钌。
105.示例29包括示例27的主题，其中，第四导电层包括铜，并且第一导电层包括钴、钨或钼。
106.示例30包括示例29的主题，其中，第一导电层的顶部部分包括硫和硒中的一种或两种、以及钼。
107.示例31包括示例27-30中任一项的主题，其中，第一导电层具有在约5埃与约20埃之间的厚度。
108.示例32包括示例27-31中任一项的主题，其中，第三导电层存在于第一导电层的顶表面上。
109.示例33包括示例23-32中任一项的主题，其中，第三导电层具有20埃或更小的厚度。
110.示例34包括示例33的主题，其中，第三导电层具有在5埃与15埃之间的厚度。
111.示例35包括示例23-34中任一项的主题，其中，第三导电层存在于第一导电层的顶表面上。
112.示例36包括示例23-35中任一项的主题，还包括印刷电路板，其中，芯片封装附接到印刷电路板。
113.实施例37是一种形成集成电路的方法。该方法包括：在多个半导体器件之上形成
第一互连层，以及在第一互连层上方形成第二互连层。形成第一互连层包括：形成第一电介质层；形成穿过第一电介质层的过孔；在过孔中形成第一导电层；以及在第一导电层上方的过孔中形成第二导电层。形成第二互连层包括：形成第二电介质层；在过孔上方的第二电介质层中形成空腔；在空腔的一个或多个侧壁上形成第三导电层，第三导电层包括氧；将第三导电层暴露于包括硫或硒的气体以用硫或硒掺杂第三导电层；以及在空腔中形成第四导电层。
114.示例38包括示例37的主题，其中，暴露包括将第三导电层暴露于在约200℃与约300℃之间的温度下的气体。
115.示例39包括示例37或38的主题，其中，形成第三导电层包括形成具有在约10埃与约20埃之间的厚度的第三导电层。
116.示例40包括示例37-39中任一项的主题，其中，第一导电层包括铜，并且第二导电层包括钌。
117.示例41包括示例37-39中任一项的主题，其中，第一导电层包括铜，并且第二导电层包括钴、钨或钼。
118.示例42包括示例37-41中任一项的主题，其中，形成第三导电层包括在第二导电层的顶表面上形成第三导电层。
119.示例43包括示例37-42中任一项的主题，其中，形成第二导电层包括形成具有在约5埃与约20埃之间的厚度的第二导电层。
120.示例44是一种集成电路，包括在多个半导体器件之上的第一互连层和在第一互连层上方的第二互连层。第一互连层包括第一电介质层和穿过第一电介质层的导电过孔。导电过孔具有第一导电层和在第一导电层之下的第二导电层。第二互连层包括第二电介质层、至少部分地在第二电介质层内的第三导电层、以及在第三导电层与第二电介质层之间的第四导电层。第四导电层的厚度小于约20埃。
121.示例45包括示例44的主题，其中，导电过孔的第一导电层的顶表面与第二互连层的第三导电层直接接触。
122.示例46包括示例44或45的主题，其中，第一导电层包括钌、钴、钨或钼，并且第二导电层包括铜。
123.示例47包括示例46的主题，其中，第一导电层的顶部部分包括硫和硒中的一个或两种、以及钼。
124.示例48包括示例44-47中任一项的主题，其中，第一导电层具有在约5埃与约20埃之间的厚度。
125.示例49包括示例44-48中任一项的主题，其中，第四导电层包括硫和硒中的一个或两种、以及氧。
126.示例50包括示例44-49中任一项的主题，其中，第四导电层具有在约10埃与约20埃之间的厚度。
127.示例51是一种集成电路，包括在多个半导体器件之上的第一互连层和在第一互连层上方的第二互连层。第一互连层包括第一电介质层和穿过第一电介质层的导电过孔。导电过孔包括第一导电层。第二互连层包括第二电介质层、至少部分地在第二电介质层内的第二导电层、以及在第二导电层与第二电介质层之间的第三导电层。第三导电层的厚度小
于约20埃，并且第二导电层包括与第一导电层不同的金属。
128.示例52包括示例51的主题，其中，第一导电层包括钌、钴、钨或钼。
129.示例53包括示例51或52的主题，其中，导电过孔包括在第一导电层下面的第四导电层。
130.示例54包括示例53的主题，其中，第四导电层包括铜，并且第一导电层包括钌、钴、钨或钼。
131.示例55包括示例53或54的主题，其中，第一导电层的顶部部分包括钼、以及硫或硒。
132.示例56包括示例53-55中任一项的主题，其中，第一导电层具有在约5埃与约20埃之间的厚度。
133.示例57包括示例51-56中任一项的主题，其中，第三导电层包括硫和硒中的一个或两种、以及氧。
134.为了说明和描述的目的，已经呈现了本公开内容的实施例的以上描述。其不旨在是详尽无遗的或将本公开内容限制为所公开的精确形式。根据本公开内容，许多修改和变化是可能的。本公开内容的范围不旨在由该具体实施方式来限定，而是由所附权利要求来限定。