半导体存储器装置的制作方法

1.一些示例实施例涉及一种半导体存储器装置。


背景技术：

2.半导体存储器装置包括多个晶体管。集成到半导体存储器装置中的晶体管根据需要的性能(诸如，操作电压和/或驱动电流)而以各种结构形成。例如，存在其中nmos元件和pmos元件具有不同导电类型的金属栅电极的互补模式(例如，cmos)元件结构。可选地或附加地，包括在这些元件中的栅极绝缘层的厚度可以根据施加的电压而变化。


技术实现要素：

3.一些示例实施例提供了一种具有改善的可靠性的半导体存储器装置。
4.然而，示例实施例的多个方面不限于在此阐述的一个方面。通过参照以下给出的发明构思的详细描述，发明构思的以上和其他方面将对于发明构思所属的领域的普通技术人员变得更加清楚。
5.根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括nmos区域和pmos区域；第一栅极图案，位于基底的nmos区域上；以及第二栅极图案，位于基底的pmos区域上。第一栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、n型逸出功图案和第一栅电极，第二栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极的堆叠结构与第二栅电极的堆叠结构相同，并且第二栅极图案不包括n型逸出功图案。
6.根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括第一外围区域、第二外围区域、第三外围区域和第四外围区域；第一外围绝缘层、第二外围绝缘层、第三外围绝缘层和第四外围绝缘层外围绝缘层，分别位于基底的第一外围区域、第二外围区域、第三外围区域和第四外围区域上，第一外围绝缘层比第二外围绝缘层厚，第三外围绝缘层比第四外围绝缘层厚；第一外围栅极图案、第二外围栅极图案和第三外围栅极图案，分别位于第一外围绝缘层、第二外围绝缘层和第三外围绝缘层上；沟道层，设置在第四外围区域的基底与第四外围绝缘层之间，沟道层包括硅锗；以及第四外围栅极图案，位于沟道层上。第一外围栅极图案包括顺序地堆叠在基底上的第一外围高k层、第一外围扩散减轻图案、第一外围n型逸出功图案和第一外围栅电极，第二外围栅极图案包括顺序地堆叠在基底上的第二外围高k层、第二外围扩散减轻图案、第二外围n型逸出功图案和第二外围栅电极，第三外围栅极图案包括顺序地堆叠在基底上的第三外围高k层和第三外围栅电极。第四外围栅极图案包括顺序地堆叠在沟道层上的第四外围高k层和第四外围栅电极，第一外围扩散减轻图案与第一外围高k层接触，第二外围扩散减轻图案与第二外围高k层接触，第一外围栅电极、第二外围栅电极、第三外围栅电极和第四外围栅电极具有相同的堆叠结构，并且第三外围栅极图案和第四外围栅极图案不包括第一外围n型逸出功图案和第二外围n型逸出功图案。
7.根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括单元阵列区域、第一外围区域和第二外围区域；位线，在单元阵列区域中与基底交叉；缓冲层，置于位线与基底之间；第一外围栅极图案，位于基底的第一外围区域上；以及第二外围栅极图案，位于基底的第二外围区域上。第一外围栅极图案包括顺序地堆叠在基底上的第一高k层、扩散减轻图案、n型逸出功图案和第一栅电极，第二外围栅极图案包括顺序地堆叠在基底上的第二高k层和第二栅电极，扩散减轻图案与第一高k层接触，第一栅电极、第二栅电极和位线具有相同的堆叠结构，并且第二外围栅极图案不包括n型逸出功图案。
附图说明
8.通过参照附图详细地描述发明构思的一些示例实施例，发明构思的以上和其他方面和特征将变得更加清楚。
9.图1是根据一些示例实施例的半导体存储器装置的示例剖视图。
10.图2是图1的区域p和区域q的放大图。
11.图3至图8是示出根据一些示例实施例的半导体存储器装置的剖视图。
12.图9至图16是顺序地示出制造或生产具有图1的剖面的半导体存储器装置的工艺的视图。
13.图17是根据一些示例实施例的半导体存储器装置的平面图。
14.图18是沿着图17的线a-a、线b-b、线c-c、线d-d和线e-e截取的剖视图。
15.图19至图34是顺序地示出制造具有图18的剖面的半导体存储器装置的工艺的剖视图。
具体实施方式
16.在下文中，为了更详细地描述发明构思，将参照根据发明构思的一些示例实施例的附图更详细地进行描述。
17.图1是根据一些示例实施例的半导体存储器装置的示例剖视图。图2是图1的区域p和区域q的放大图。
18.在根据一些示例实施例的半导体存储器装置的附图中，示出了动态随机存取存储器(dram)作为示例，但发明构思不限于此。
19.参照图1和图2，提供了包括nmos区域和pmos区域的基底1。
20.基底1可以是或可以包括例如硅单晶基底或绝缘体上硅(soi)基底，并且可以是掺杂的或未掺杂的。可选地或附加地，基底1可以包括硅锗、绝缘体上硅锗(sgoi)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和锑化镓中的一种或更多种，但不限于此。
21.第一沟槽2a可以形成在nmos区域的基底1中。第二沟槽2b可以形成在pmos区域的基底1中。在nmos区域与pmos区域之间的边界处，第三沟槽2c可以形成在基底1中。第一元件隔离层9a可以设置在第一沟槽2a中。第二元件隔离层9b可以设置在第二沟槽2b中。第三元件隔离层9c可以设置在第三沟槽2c中。
22.第一元件隔离层9a可以包括覆盖或共形地覆盖第一沟槽2a的内侧壁和底表面的第一衬里3a、填充第一沟槽2a的第一掩埋绝缘层7a以及置于第一衬里3a与第一掩埋绝缘层
7a之间的第二衬里5a。
23.第二元件隔离层9b可以包括覆盖或共形地覆盖第二沟槽2b的内侧壁和底表面的第三衬里3b、填充第二沟槽2b的第二掩埋绝缘层7b以及置于第三衬里3b与第二掩埋绝缘层7b之间的第四衬里5b。
24.第三元件隔离层9c可以包括覆盖或共形地覆盖第三沟槽2c的内侧壁和底表面的第五衬里3c、填充第三沟槽2c的第三掩埋绝缘层7c以及置于第五衬里3c与第三掩埋绝缘层7c之间的第六衬里5c。
25.第一衬里3a、第三衬里3b和第五衬里3c可以包括相同的材料，例如可以由相同的材料制成。例如，第一衬里3a、第三衬里3b和第五衬里3c中的每个可以包括氧化硅。第二衬里5a、第四衬里5b和第六衬里5c可以包括相同的材料，例如可以由相同的材料制成。例如，第二衬里5a、第四衬里5b和第六衬里5c可以均包括氮化硅。第一掩埋绝缘层7a、第二掩埋绝缘层7b和第三掩埋绝缘层7c可以包括相同的材料，例如可以由相同的材料制成。例如，第一掩埋绝缘层7a、第二掩埋绝缘层7b和第三掩埋绝缘层7c中的每个可以包括氧化硅。
26.第一栅极图案gp1可以设置在nmos区域中的基底1上。尽管未示出，但源极和漏极可以在第一栅极图案gp1的两侧设置在基底1中。nmos区域的源极和漏极可以掺杂有例如n型杂质(诸如，磷和砷中的至少一种)。
27.沟道层11可以在pmos区域中设置在基底1上。沟道层11的晶格常数可以大于基底1的晶格常数。例如，沟道层11可以由硅锗形成，同时基底1可以由硅形成。沟道层11可以包括硅锗，例如仅在pmos区域内包括硅锗。沟道层11可以改善pmos晶体管中的空穴迁移率。在沟道层11上可以存在应变(strain)。此外，沟道层11可以用于降低逸出功。第二栅极图案gp2可以设置在沟道层11上。尽管未示出，但源极和漏极可以在第二栅极图案gp2的两侧设置在沟道层11和基底1中。pmos区域的源极和漏极可以掺杂有p型杂质(诸如，硼)。
28.虚设栅极图案gpc可以设置在nmos区域与pmos区域之间的边界处。尽管虚设栅极图案gpc实际上不操作或虚设栅极图案gpc电浮置，但可以形成虚设栅极图案gpc以保持或帮助保持所有位置处的恒定蚀刻工艺条件并防止负载效应。可选地或附加地，可以形成虚设栅极图案gpc以防止用于形成层间绝缘层的后续化学机械抛光(cmp)工艺中的凹形变形(dishing)现象。
29.第一栅极图案gp1可以包括顺序地堆叠的第一栅极绝缘层13a、第一高介电(高k)层15a、扩散减轻图案或扩散防止图案17a、n型逸出功图案19a、第一导电图案21a以及第一栅电极gea。第一栅极覆盖图案31a可以设置在第一栅极图案gp1上。第一栅极覆盖图案31a可以设置在第一栅电极gea上。扩散防止图案17a可以与第一高k层15a接触。第一高k层15a可以具有比氧化硅(sio2)的介电常数大的介电常数。
30.第二栅极图案gp2可以包括顺序地堆叠的第二栅极绝缘层13b、第二高介电(高k)层15b、第二导电图案21b和第二栅电极geb。第二栅极覆盖图案31b可以设置在第二栅极图案gp2上。第二栅极覆盖图案31b可以设置在第二栅电极geb上。第二栅极图案gp2可以不包括扩散减轻图案或扩散防止图案17a和n型逸出功图案19a中的任一者或两者。第二高k层15b可以与第二导电图案21b接触。第二高k层15b可以具有比氧化硅(sio2)的介电常数大的介电常数，并且可以具有或可以不具有与第一高k层15a的介电常数相同的介电常数。
31.第一栅极图案gp1的竖直长度可以大于第二栅极图案gp2的竖直长度，然而，示例
实施例不限于此。例如，由于第一栅极图案gp1包括扩散防止图案17a和n型逸出功图案19a，并且第二栅极图案gp2不包括扩散防止图案17a和n型逸出功图案19a，因此第一栅极图案gp1的竖直长度可以大于第二栅极图案gp2的竖直长度。
32.虚设栅极覆盖图案31c可以设置在虚设栅极图案gpc上。虚设栅极图案gpc可以包括与nmos区域相邻的第一部分c1和与pmos区域相邻的第二部分c2。虚设栅极图案gpc的第一部分c1的底表面可以处于比虚设栅极图案gpc的第二部分c2的底表面的水平高的水平。
33.虚设栅极图案gpc的第一部分c1可以包括顺序地堆叠的虚设高k层15c、虚设扩散减轻图案或虚设扩散防止图案17c、虚设n型逸出功图案19c、虚设导电图案21c以及虚设栅电极gec。
34.虚设栅极图案gpc的第二部分c2不包括虚设扩散防止图案17c和虚设n型逸出功图案19c。在虚设栅极图案gp2的第二部分c2中，虚设导电图案21c可以与虚设高k层15c接触。在第二部分c2中，虚设栅电极gec的顶表面和虚设栅极覆盖图案31c的顶表面的一部分可以凹陷。
35.第一栅极绝缘层13a和第二栅极绝缘层13b可以包括例如氧化硅、氮氧化硅或它们的组合，并且可以包括相同或不同的材料。第一高k层15a、第二高k层15b和虚设高k层15c可以包括具有比氧化硅的介电常数高的介电常数的材料。第一高k层15a、第二高k层15b和虚设高k层15c可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
36.扩散防止图案17a和虚设扩散防止图案17c可以包括例如氮化钛、氮化钨或氮化钽。优选地，扩散防止图案17a和虚设扩散防止图案17c包括氮化钛(tin)。扩散防止图案17a和虚设扩散防止图案17c可以至少部分地减轻或减少或防止包括在n型逸出功图案19a中的元素(例如，镧(la))的扩散。扩散防止图案17a可以与第一高k层15a接触。虚设扩散防止图案17c可以与虚设高k层15c接触。
37.n型逸出功图案19a和虚设n型逸出功图案19c可以包括例如镧(la)、氧化镧(lao)、镁(mg)、氧化镁(mgo)、钽(ta)、氮化钽(tan)和铌(nb)中的至少一种。
38.第一栅电极gea可以包括第一下电极23a、第一中间电极25a和第一上电极27a。第一下电极23a、第一中间电极25a和第一上电极27a可以顺序地堆叠。第二栅电极geb可以包括第二下电极23b、第二中间电极25b和第二上电极27b。第二下电极23b、第二中间电极25b和第二上电极27b可以顺序地堆叠。虚设栅电极gec可以包括虚设下电极23c、虚设中间电极25c和虚设上电极27c。虚设下电极23c、虚设中间电极25c和虚设上电极27c可以顺序地堆叠。第一栅电极gea、第二栅电极geb和虚设栅电极gec可以全部具有相同的堆叠结构，例如可以全部具有以相同的方式布置和/或以相同的方式彼此连接的具有相同的厚度的相同的元件和/或层。
39.第一下电极23a、第二下电极23b和虚设下电极23c中的每个可以包括掺杂有杂质的多晶硅。掺杂到第一下电极23a中的杂质的导电类型可以与掺杂到第二下电极23b中的杂质的导电类型不同。例如，第一下电极23a可以掺杂有n型杂质(诸如，磷和砷中的一种或更多种)，并且第二下电极23b可以掺杂有p型杂质(诸如，硼)。第一中间电极25a、第二中间电极25b和虚设中间电极25c中的每个可以包括tisin。第一上电极27a、第二上电极27b和虚设
上电极27c中的每个可以包括钨(w)。然而，发明构思的技术精神不限于此。
40.第一栅极覆盖图案31a、第二栅极覆盖图案31b和虚设栅极覆盖图案31c中的每个可以包括氮化硅，但不限于此。
41.在第二元件隔离层9b中，第四衬里5b的上部可以比第三衬里3b的上部和第二掩埋绝缘层7b的上部突出得更多。第一凹陷r1可以形成在第三衬里3b上。第二凹陷r2可以形成在第二掩埋绝缘层7b上。从第二栅极图案gp2的底表面到第一凹陷r1的最低点的竖直深度可以小于从第二栅极图案gp2的底表面到第二凹陷r2的最低点的竖直深度。第二凹陷r2的深度可以大于第一凹陷r1的深度。例如，第二掩埋绝缘层7b可以比第三衬里3b凹陷得更多。
42.在第三元件隔离层9c中，第六衬里5c的上部可以比第五衬里3c的上部和第三掩埋绝缘层7c的上部突出得更多。第三凹陷r3可以形成在与虚设栅极图案gpc的第二部分c2相邻的第五衬里3c上。第四凹陷r4可以形成在与虚设栅极图案gpc的第二部分c2相邻的第三掩埋绝缘层7c上。从第二栅极图案gp2的底表面到第三凹陷r3的最低点的竖直深度可以与从第二栅极图案gp2的底表面到第一凹陷r1的最低点的竖直深度相同。从第二栅极图案gp2的底表面到第四凹陷r4的最低点的竖直深度可以与从第二栅极图案gp2的底表面到第二凹陷r2的最低点的竖直深度相同。
43.在第一元件隔离层9a中，第二衬里5a的上部可以比第一衬里3a的上部和第一掩埋绝缘层7a的上部突出得更多。第五凹陷r5可以形成在第一衬里3a上。第六凹陷r6可以形成在第一掩埋绝缘层7a上。从第一栅极图案gp1的底表面到第五凹陷r5的最低点的竖直深度可以小于从第一栅极图案gp1的底表面到第六凹陷r6的最低点的竖直深度。
44.第一凹陷r1的竖直深度可以大于(深于)第五凹陷r5的竖直深度。第二凹陷r2的竖直深度可以大于(深于)第六凹陷r6的竖直深度。
45.第七凹陷r7可以形成在与虚设栅极图案gpc的第一部分c1相邻的第五衬里3c上。第八凹陷r8可以形成在与虚设栅极图案gpc的第一部分c1相邻的第三掩埋绝缘层7c上。从第一栅极图案gp1的底表面到第七凹陷r7的最低点的竖直深度可以与从第一栅极图案gp1的底表面到第五凹陷r5的最低点的竖直深度相同。从第一栅极图案gp1的底表面到第八凹陷r8的低点(诸如，最低点)的竖直深度可以与从第一栅极图案gp1的底表面到第六凹陷r6的最低点的竖直深度相同。
46.在图2中，第一栅极图案gp1的底表面gp1_bs可以比第二栅极图案gp2的底表面gp2_bs低。第一栅极图案gp1可以与基底1接触。第二栅极图案gp2可以与沟道层11接触。基底1的顶表面可以定位为比沟道层11的顶表面低。因此，第一栅极图案gp1的底表面gp1_bs可以定位为比第二栅极图案gp2的底表面gp2_bs低。
47.第一栅极绝缘层13a可以与基底1接触。第一栅极绝缘层13a的底表面可以与基底1的顶表面接触。第二栅极绝缘层13b可以与沟道层11接触。第二栅极绝缘层13b的底表面可以与沟道层11的顶表面接触。
48.第一高k层15a可以与第一栅极绝缘层13a接触。第二高k层15b可以与第二栅极绝缘层13b接触。扩散防止图案17a可以与第一高k层15a接触。扩散防止图案17a的底表面可以与第一高k层15a的顶表面接触。扩散防止图案17a可以与n型逸出功图案19a接触。扩散防止图案17a的顶表面可以与n型逸出功图案19a的底表面接触。
49.在一些示例实施例中，扩散防止图案17a可以是包括氮化钛(tin)的单层，但示例
实施例不限于此。
50.第一栅极图案gp1可以在n型逸出功图案19a上包括第一导电图案21a。第一导电图案21a可以与n型逸出功图案19a接触。第二栅极图案gp2可以在第二高k层15b上包括第二导电图案21b。第二导电图案21b可以与第二高k层15b接触。
51.在一些示例实施例中，第一导电图案21a的竖直长度h1可以与第二导电图案21b的竖直长度h2相同。可以(例如，同时)通过相同的工艺来形成第一导电图案21a和第二导电图案21b。因此，第一导电图案21a的竖直长度可以与第二导电图案21b的竖直长度相同。
52.第一导电图案21a和第二导电图案21b中的每个可以包括氮化钛(tin)。第一导电图案21a和第二导电图案21b中的每个可以是单层，但不限于此。
53.在一些示例实施例中，第一栅电极gea和第二栅电极geb的堆叠结构可以是相同的，例如可以具有以相同方式布置的相同元件。第一栅电极gea的竖直长度与第二栅电极geb的竖直长度相同。此外，第一下电极23a的竖直长度与第二下电极23b的竖直长度相同。第一中间电极25a的竖直长度与第二中间电极25b的竖直长度相同。第一上电极27a的竖直长度与第二上电极27b的竖直长度相同。可以(例如，同时)通过相同的工艺来形成第一栅电极gea和第二栅电极geb。
54.第一栅极覆盖图案31a的竖直长度可以与第二栅极覆盖图案31b的竖直长度相同。可以(例如，同时)通过相同的工艺来形成第一栅极覆盖图案31a和第二栅极覆盖图案31b。
55.在一些示例实施例中，第一栅极覆盖图案31a的顶表面31a_us可以不与第二栅极覆盖图案31b的顶表面31b_us位于同一平面上。尽管示出了第一栅极覆盖图案31a的顶表面31a_us比第二栅极覆盖图案31b的顶表面31b_us高，但这仅是为了简化描述，并且不限于此。第一栅极覆盖图案31a的顶表面31a_us可以形成为比第二栅极覆盖图案31b的顶表面31b_us低。
56.图3至图8是示出根据各种示例实施例的半导体存储器装置的剖视图。作为参考，图3至图8可以是第一栅极图案gp1和第二栅极图案gp2的放大图。在下文中，将参照图3至图8描述根据各种示例实施例的半导体存储器装置。为了简化描述，下面的描述将集中于与参照图1和图2的描述的不同之处。
57.参照图3，第一栅极图案gp1还可以包括第一边界图案18a和第二边界图案20a。
58.第一边界图案18a可以形成在扩散防止图案17a与n型逸出功图案19a之间的边界处。第一边界图案18a可以包括扩散防止图案17a和n型逸出功图案19a被氧化的化合物，或者扩散防止图案17a和n型逸出功图案19a中包含的化合物。例如，第一边界图案18a可以包括氮化镧钛(latin)和氮氧化镧钛(latino)中的至少一种，但不限于此。
59.当第一边界图案18a形成时，扩散防止图案17a的竖直长度可以减小。此外，当第一边界图案18a形成时，n型逸出功图案19a的竖直长度可以减小。当扩散防止图案17a和n型逸出功图案19a在扩散防止图案17a与n型逸出功图案19a之间的边界处被氧化(例如，自然氧化和/或在受控工艺中氧化)时，可以形成第一边界图案18a。
60.第二边界图案20a可以形成在n型逸出功图案19a与第一导电图案21a之间的边界处。第二边界图案20a可以包括n型逸出功图案19a和第一导电图案21a被氧化的化合物，和/或n型逸出功图案19a和第一导电图案21a中包含的化合物。例如，第二边界图案20a可以包括氮化镧钛(latin)和氮氧化镧钛(latino)中的至少一种，但不限于此。
61.当第二边界图案20a形成时，n型逸出功图案19a的竖直长度可以减小。此外，当第二边界图案20a形成时，第一导电图案21a的竖直长度可以减小。例如，当第二边界图案20a形成时，第一导电图案21a的竖直长度h1可以小于第二导电图案21b的竖直长度h2。也就是说，当n型逸出功图案19a和第一导电图案21a在n型逸出功图案19a与第一导电图案21a之间的边界处被氧化时，可以形成第二边界图案20a。
62.参照图4，第一导电图案21a的竖直长度h1可以小于第二导电图案21b的竖直长度h2。例如，第二导电图案21b可以是单层，并且可以与第一导电图案21a的一部分共享。例如，可以通过与形成第一导电图案21a的工艺相同的工艺(例如，与形成第一导电图案21a的工艺同时)形成第二导电图案21b。
63.当形成扩散防止图案17a和n型逸出功图案19a时，图12中的扩散防止层17和图12中的n型逸出功层19还会形成在pmos区域中。随后，扩散防止层和n型逸出功层可以在pmos区域中被去除，例如同时在nmos区域中保留。在去除扩散防止层和n型逸出功层的工艺中，可以不去除扩散防止层的一部分。因此，具有一定厚度(诸如，可变确定的厚度(或可选地，预先确定的厚度))的扩散防止图案可以保留在第二高k层15b上。
64.形成第二导电图案21b的材料与形成扩散防止图案17a的材料相同。因此，当在未被去除且保留在pmos区域的第二高k层15b上的扩散防止层上形成第二导电图案21b时，第二导电图案21b的竖直长度h2可以比在形成在第二高k层15b上的整个扩散防止层被去除的情况下的长度大。因此，第二导电图案21b的竖直长度h2可以大于第一导电图案21a的竖直长度h1。
65.此外，在图4中，第一栅极覆盖图案31a的顶表面31a_us可以与第二栅极覆盖图案31b的顶表面31b_us位于同一平面上。当第二导电图案21b的厚度增大时，第二栅极覆盖图案31b的顶表面31b_us也可以比图2的第二栅极覆盖图案31b的顶表面31b_us高。然而，发明构思的技术精神不限于此。
66.参照图5，可以不形成第一导电图案21a和第二导电图案21b。
67.在nmos区域中，第一栅电极gea可以形成在扩散防止图案17a和n型逸出功图案19a上，例如直接形成在扩散防止图案17a和n型逸出功图案19a上。在实施例中，在nmos区域中，第一栅电极gea可以形成在n型逸出功图案19a上，例如直接形成在n型逸出功图案19a上。在pmos区域中，第二栅电极geb可以形成在第二高k层15b上，例如直接形成在第二高k层15b上。
68.在nmos区域中，n型逸出功图案19a可以与第一下电极23a接触。在pmos区域中，第二高k层15b可以与第二下电极23b接触。
69.参照图6，第一导电图案21a和第二导电图案21b可以由多个层构成。
70.例如，第一导电图案21a可以包括第一下导电图案21a_1、第一p型逸出功图案21a_2和第一上导电图案21a_3。第二导电图案21b可以包括第二下导电图案21b_1、第二p型逸出功图案21b_2和第二上导电图案21b_3。
71.第一导电图案21a和第二导电图案21b可以具有相同的堆叠结构，例如以相同的厚度以相同的方式布置的相同的层。第一导电图案21a的竖直长度h1可以与第二导电图案21b的竖直长度h2相同。
72.第一下导电图案21a_1的厚度和第二下导电图案21b_1的厚度可以相同。第一p型
逸出功图案21a_2的厚度和第二p型逸出功图案21b_2的厚度可以相同。第一上导电图案21a_3的厚度和第二上导电图案21b_3的厚度可相同。
73.第一下导电图案21a_1和第二下导电图案21b_1中的每个可以包括氮化钛(tin)。第一p型逸出功图案21a_2和第二p型逸出功图案21b_2中的每个可以包括铝(al)。第一上导电图案21a_3和第二上导电图案21b_3中的每个可以包括氮化钛(tin)。然而，发明构思的技术精神不限于此。
74.参照图7，第一导电图案21a可以不形成在nmos区域中和/或可以从nmos区域被去除。
75.第二导电图案21b可以仅形成在pmos区域中。第二导电图案21b可以是包括第二p型逸出功图案21b_2的多个层。nmos区域的第一栅极图案gp1可以不包括p型逸出功图案。
76.在nmos区域和pmos区域两者中形成导电层之后，可以仅去除nmos区域中的导电层。因此，第二导电图案21b可以仅保留在pmos区域中。
77.参照图8，第一导电图案21a可以不形成在nmos区域中，并且pmos区域中的第二导电图案21b可以是单层。
78.例如，在nmos区域和pmos区域两者中，可以形成图12中的扩散防止层17和图12中的n型逸出功层19，并且在去除pmos区域中的扩散防止层和n型逸出功层的工艺中，可以不去除pmos区域中的扩散防止层的一部分。
79.未被去除的扩散防止层可以变成第二导电图案21b。第二导电图案21b可以是包括氮化钛(tin)的单层。
80.图9至图16是顺序地示出制造或生产具有图1的剖面的半导体存储器装置的工艺的视图。在下文中，将参照图9至图16描述制造具有图1的剖面的半导体存储器装置的方法。
81.参照图9，准备包括nmos区域和pmos区域的基底1。
82.蚀刻基底1以形成第一沟槽2a、第二沟槽2b和第三沟槽2c。在基底1的前表面上共形地形成(例如，用诸如化学气相沉积(cvd)工艺的工艺沉积)第一衬里层和第二衬里层。形成掩埋绝缘层以填充第一沟槽2a、第二沟槽2b和第三沟槽2c。执行诸如cmp工艺和/或回蚀工艺的平坦化工艺以在第一沟槽2a、第二沟槽2b和第三沟槽2c中形成第一元件隔离层9a、第二元件隔离层9b和第三元件隔离层9c。
83.第一元件隔离层9a可以包括共形地覆盖第一沟槽2a的内壁和底表面的第一衬里3a、填充第一沟槽2a的第一掩埋绝缘层7a以及置于第一衬里3a与第一掩埋绝缘层7a之间的第二衬里5a。第二元件隔离层9b可以包括共形地覆盖第二沟槽2b的内壁和底表面的第三衬里3b、填充第二沟槽2b的第二掩埋绝缘层7b以及置于第三衬里3b与第二掩埋绝缘层7b之间的第四衬里5b。第三元件隔离层9c可以包括共形地覆盖第三沟槽2c的内壁和底表面的第五衬里3c、填充第三沟槽2c的第三掩埋绝缘层7c以及置于第五衬里3c与第三掩埋绝缘层7c之间的第六衬里5c。
84.参照图10，形成覆盖nmos区域并且暴露pmos区域的第一掩模层mask1。
85.例如，第一掩模层mask1可以由氧化硅层形成。第一掩模层mask1可以覆盖第三元件隔离层9c的一部分并且暴露第三元件隔离层9c的另一部分。通过使用第一掩模层mask1作为外延阻挡件在暴露在pmos区域中的基底1的顶表面上形成沟道层11。可以通过例如选择性外延生长(seg)来形成沟道层11。沟道层11可以包括硅锗，例如沟道层11可以是外延硅
锗(esige)。沟道层11不形成在第一元件隔离层9a、第二元件隔离层9b和第三元件隔离层9c上。
86.参照图11，可以去除第一掩模层mask1。例如，可以通过包括但不限于缓冲氧化物蚀刻(boe)的湿蚀刻工艺来去除第一掩模层mask1。
87.当第一掩模层mask1由氧化硅层形成时，可以在湿蚀刻工艺中使用氢氟酸作为蚀刻剂。当去除第一掩模层mask1时，暴露在pmos区域中的第二元件隔离层9b的一部分和第三元件隔离层9c的一部分可以像第一掩模层mask1那样被蚀刻。
88.例如，可以部分地蚀刻由与第一掩模层mask1的材料相同的材料构成的第三衬里3b、第二掩埋绝缘层7b、第五衬里3c和第三掩埋绝缘层7c的上部。因此，可以在第三衬里3b上形成第一凹陷r1。可以在第二掩埋绝缘层7b上形成第二凹陷r2。可以在第五衬里3c上形成第三凹陷r3。可以在第三掩埋绝缘层7c上形成第四凹陷r4。
89.第三衬里3b和第五衬里3c具有相对窄的宽度。因此，蚀刻剂的渗透可以是相对困难的。另一方面，由于第二掩埋绝缘层7b和第三掩埋绝缘层7c具有大的暴露区域，因此可以更容易地执行蚀刻剂的渗透。因此，第一凹陷r1和第三凹陷r3的深度可以小于第二凹陷r2和第四凹陷r4的深度。
90.包括与第一掩模层mask1的材料不同的材料的第四衬里5b和第六衬里5c不像第一掩模层mask1那样被蚀刻。因此，第四衬里5b的上部和第六衬里5c的上部可以从第三衬里3b、第二掩埋绝缘层7b、第五衬里3c和第三掩埋绝缘层7c突出。
91.参照图12，可以在nmos区域中在基底1上形成第一栅极绝缘层13a。可以在pmos区域中在沟道层11上形成第二栅极绝缘层13b。
92.可以通过热氧化工艺和/或沉积工艺同时形成第一栅极绝缘层13a和第二栅极绝缘层13b。第一栅极绝缘层13a和第二栅极绝缘层13b可以由例如氧化硅层形成。尽管未示出，但在形成第一栅极绝缘层13a和第二栅极绝缘层13b之前，可以对基底1的表面执行清洗工艺。也可以通过清洗工艺来部分地蚀刻第一元件隔离层9a的表面、第二元件隔离层9b的表面和第三元件隔离层9c的表面。
93.随后，可以在基底1上形成预高k层15。可以在预高k层15上形成扩散防止层17。可以在扩散防止层17上形成n型逸出功层19。扩散防止层17和n型逸出功层19可能难以共形地沉积在第一凹陷r1和第三凹陷r3中，并且因此具有相对薄的厚度。
94.预高k层15可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
95.扩散防止层17可以包括例如氮化钛(tin)。n型逸出功层19可以包括例如镧(la)、氧化镧(lao)、镁(mg)、氧化镁(mgo)、钽(ta)、氮化钽(tan)和铌(nb)中的至少一种。然而，发明构思的技术精神不限于此。
96.参照图13，可以在n型逸出功层19上形成覆盖nmos区域并暴露pmos区域的第二掩模层mask2。
97.第二掩模层mask2可以由光致抗蚀剂层、非晶碳层(acl)、旋涂硬掩模(soh)、旋涂碳(soc)和氮化硅层中的至少一个形成。
98.通过使用第二掩模层mask2作为蚀刻掩模对pmos区域中的n型逸出功层19和扩散
防止层17进行蚀刻来暴露预高k层15。可以使用湿蚀刻工艺来去除pmos区域的n型逸出功层19和扩散防止层17。例如，可以使用含有硫酸的蚀刻剂来执行湿蚀刻工艺。与干蚀刻工艺相比，湿蚀刻工艺可以显著减少对预高k层15的蚀刻损坏。
99.尽管示出了pmos区域的n型逸出功层19和扩散防止层17被完全去除以暴露预高k层15，但发明构思不限于此。pmos区域的扩散防止层17可以被部分地去除或者不被去除。在这种情况下，pmos区域的预高k层15可以不被暴露。
100.参照图14，去除第二掩模层mask2。在基底1的前表面上顺序地堆叠导电层21、下电极层23、中间电极层25、上电极层27和栅极覆盖层31。
101.导电层21可以包括氮化钛(tin)。下电极层23可以包括掺杂有杂质的多晶硅。在沉积多晶硅层之后，可以将n型杂质掺杂到nmos区域的下电极层23中，并且可以将p型杂质掺杂到pmos区域的下电极层23中。下电极层23可以在nmos区域和pmos区域两者中掺杂有相同类型的杂质。例如，nmos区域和pmos区域两者可以掺杂有n型杂质(诸如，磷和/或砷)。又例如，nmos区域和pmos区域两者可以掺杂有p型杂质(诸如，硼)。中间电极层25可以包括tisin。上电极层27可以包括钨(w)。栅极覆盖层31可以包括氮化硅(sin)。
102.参照图15，可以在栅极覆盖层31上形成第三掩模层mask3。第三掩模层mask3的宽度可以与稍后将要形成的第一栅极图案gp1、第二栅极图案gp2和虚设栅极图案gpc的宽度相同。第三掩模层mask3可以由光致抗蚀剂层、非晶碳层(acl)、旋涂硬掩模(soh)和旋涂碳(soc)中的一个或更多个形成。
103.参照图16，在nmos区域中，可以使用第三掩模层mask3作为蚀刻掩模来连续地蚀刻栅极覆盖层31、上电极层27、中间电极层25、下电极层23、导电层21、n型逸出功层19、扩散防止层17和预高k层15(例如，以及第一栅极绝缘层13a)，以形成第一栅极覆盖图案31a和第一栅极图案gp1。
104.在pmos区域中，可以使用第三掩模层mask3作为蚀刻掩模来连续地蚀刻栅极覆盖层31、上电极层27、中间电极层25、下电极层23、导电层21和预高k层15(例如，以及第二栅极绝缘层13b)，以形成第二栅极覆盖图案31b和第二栅极图案gp2。
105.在nmos区域与pmos区域之间的边界处，可以使用第三掩模层mask3作为蚀刻掩模来连续地蚀刻栅极覆盖层31、上电极层27、中间电极层25、下电极层23、导电层21、n型逸出功层19、扩散防止层17和预高k层15，以形成虚设栅极覆盖图案31c和虚设栅极图案gpc。
106.可以同时或同步地形成第一栅极图案gp1、第二栅极图案gp2和虚设栅极图案gpc。
107.由于第一凹陷r1和第三凹陷r3是相对窄的且相对深的，因此当存在于第一凹陷r1和第三凹陷r3中的层的厚度增大时，可能难以在图16的蚀刻工艺中将存在于第一凹陷r1和第三凹陷r3中的层去除干净。当不执行去除pmos区域的扩散防止层17和n型逸出功层19的工艺时，扩散防止层17和n型逸出功层19可以存在于pmos区域中的第一凹陷r1和第三凹陷r3中。
108.在这种情况下，可能需要过度蚀刻来去除pmos区域中的第一凹陷r1和第三凹陷r3中的扩散防止层17和n型逸出功层19。当需要过度蚀刻时，也可能损坏基底1。
109.然而，当使用根据发明构思的一些示例实施例的制造半导体存储器装置的方法时，在图13的蚀刻工艺中通过湿蚀刻工艺预先去除了pmos区域中的扩散防止层17和n型逸出功层19，因此在之后的图16的蚀刻工艺中，可以减少工艺的负担。可选地或附加地，可以
减少残余物残留在第一凹陷r1和第三凹陷r3中的可能性。因此，可以实现具有改善的可靠性的半导体存储器装置。
110.图17是根据一些示例实施例的半导体存储器装置的平面图。图18是沿着图17的线a-a、线b-b、线c-c、线d-d和线e-e截取的剖视图。在下文中，将参照图17和图18描述根据一些示例实施例的半导体存储器装置。
111.参照图17和图18，提供包括单元阵列区域ca、第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4的基底1。
112.第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4可以设置在单元阵列区域ca周围。在第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4中，可以设置有用于驱动设置在单元阵列区域ca中的字线wl和位线bl的外围电路。例如，nmos高电压晶体管可以设置在第一外围区域pa1中。nmos低电压晶体管可以设置在第二外围区域pa2中。pmos高电压晶体管可以设置在第三外围区域pa3中。pmos低电压晶体管可以设置在第四外围区域pa4中。第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4可以顺序地设置，但示例实施例不限于此。
113.单元元件隔离层105可以设置在单元阵列区域ca的基底1中。单元元件隔离层105可以限定单元有源区域actc。由于半导体存储器装置的设计规则减小，因此单元有源区域actc可以如所示出的以对角线和/或斜线的杠形状(bar shape)设置。例如，单元有源区域actc可以在第三方向d3上延伸。
114.单元有源区域actc可以在第一方向d1上彼此平行地布置。一个单元有源区域actc的端部可以布置为与另一相邻的单元有源区域actc的中心相邻。这里，第一方向d1和第二方向d2可以彼此垂直。第三方向d3可以是第一方向d1与第二方向d2之间的任选方向。
115.基底1可以是单晶硅或多晶硅基底或者soi基底。如参照图1所描述的，单元元件隔离层105可以包括氧化物衬里、氮化物衬里和掩埋绝缘层。
116.根据一些示例实施例的半导体存储器装置可以包括形成在单元有源区域actc上的各种接触件布置。各种接触件布置可以包括例如数字线接触件或直接接触件(dc，或称为“位线接触件”)、掩埋接触件(bc)、接合垫(lp，或称为“着陆垫”)等。
117.这里，直接接触件dc可以意味着将单元有源区域actc电连接到位线bl的接触件。掩埋接触件bc可以指将单元有源区域actc连接到电容器下电极181的接触件。由于设置结构，掩埋接触件bc与单元有源区域actc之间的接触面积可能是小的。因此，可以引入导电的接合垫lp以与增大与单元有源区域actc的接触面积一起增大与电容器下电极181的接触面积。
118.接合垫lp可以设置在单元有源区域actc与掩埋接触件bc之间，或者可以设置在掩埋接触件bc与电容器下电极181之间。在根据一些示例实施例的半导体存储器装置中，接合垫lp可以设置在掩埋接触件bc与电容器下电极181之间。通过引入接合垫lp来扩大接触面积，可以减小单元有源区域actc与电容器下电极181之间的接触电阻。
119.字线wl可以掩埋在基底1中或在基底1内。字线wl可以与单元有源区域actc交叉。字线wl可以在第一方向d1上延伸。字线wl可以在第二方向d2上彼此间隔开。字线wl可以掩埋在基底1中并且在第一方向d1上延伸。尽管未示出，但可以在字线wl之间的单元有源区域actc中形成掺杂区域。掺杂区域可以掺杂有n型杂质(诸如，砷和磷中的至少一种)。
120.缓冲层110可以设置在单元阵列区域ca的基底1上。缓冲层110可以包括顺序地堆叠的第一单元绝缘层111、第二单元绝缘层112和第三单元绝缘层113。第二单元绝缘层112可以包括对于第一单元绝缘层111和第三单元绝缘层113具有蚀刻选择性的材料。例如，第二单元绝缘层112可以包括氮化硅，并且可以不包括氧化硅。第一单元绝缘层111和第三单元绝缘层113可以包括氧化硅，并且可以不包括氮化硅。
121.位线bl可以设置在缓冲层110上。位线bl可以与基底1和字线wl交叉。如图17中所示，位线bl可以在第二方向d2上延伸。位线bl可以在第一方向d1上彼此间隔开。
122.位线bl可以包括顺序地堆叠的位线下电极130t、位线中间电极132t和位线上电极134t。位线下电极130t可以包括掺杂有杂质的多晶硅。位线中间电极132t可以包括tisin。位线上电极134t可以包括钨(w)。然而，发明构思的技术精神不限于此。
123.位线覆盖图案140可以设置在位线bl上。位线覆盖图案140可以包括顺序地堆叠的第一位线覆盖图案142t和第二位线覆盖图案148t。第一位线覆盖图案142t和第二位线覆盖图案148t中的每个可以包括氮化硅。
124.位线间隔件150可以设置在位线bl的侧壁和位线覆盖图案140的侧壁上。位线间隔件150可以在位线bl的其中形成有直接接触件dc的部分中设置在基底1和单元元件隔离层105上。然而，在其中未形成直接接触件dc的部分中，位线间隔件150可以设置在缓冲层110上。
125.位线间隔件150可以是单层，但如所示出的，位线间隔件150可以是包括第一位线间隔件151和第二位线间隔件152的多层。例如，第一位线间隔件151和第二位线间隔件152可以包括氧化硅层、氮化硅层、氮氧化硅(sion)层、碳氮氧化硅(siocn)层、空气(诸如，干净的干燥空气)和它们的组合中的一者，但不限于此。
126.缓冲层110可以置于位线bl与单元元件隔离层105之间以及位线间隔件150与基底1之间。
127.位线bl可以通过直接接触件dc电连接到单元有源区域actc的掺杂区域。直接接触件dc可以由例如掺杂有杂质的多晶硅形成。
128.掩埋接触件bc可以设置在一对相邻的位线bl之间。掩埋接触件bc可以彼此间隔开。掩埋接触件bc可以包括掺杂有杂质的多晶硅、导电硅化物化合物、导电金属氮化物和金属中的至少一种。掩埋接触件bc可以具有在平面图中彼此间隔开的岛的形状。掩埋接触件bc可以穿过缓冲层110以与单元有源区域actc的掺杂区域接触。
129.接合垫lp可以形成在掩埋接触件bc上。接合垫lp可以电连接到掩埋接触件bc。接合垫lp可以与位线bl的顶表面的一部分叠置。接合垫lp可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。
130.垫分离绝缘层160可以形成在接合垫lp和位线bl上。例如，垫分离绝缘层160可以设置在位线覆盖图案140上。垫分离绝缘层160可以对形成多个分离区域的接合垫lp的区域进行限定。此外，垫分离绝缘层160可以不覆盖接合垫lp的顶表面。
131.垫分离绝缘层160可以包括绝缘材料，以使多个接合垫lp彼此电分离。例如，垫分离绝缘层160可以包括例如氧化硅层、氮化硅层、氮氧化硅层、碳氮氧化硅层和碳氮化硅层中的至少一个。
132.蚀刻停止层170可以设置在垫分离绝缘层160和接合垫lp上。蚀刻停止层170可以包括氮化硅层、碳氮化硅层、氮化硅硼(sibn)层、氮氧化硅层和碳氧化硅层中的至少一个。
133.诸如忆阻器和/或电容器180的存储器组件可以设置在接合垫lp上。电容器180可以电连接到接合垫lp。电容器180的一部分可以设置在蚀刻停止层170中。电容器180包括电容器下电极181、电容器介电层182和电容器上电极183。
134.电容器下电极181可以设置在接合垫lp上。电容器下电极181被示出为具有柱形状，但不限于此。当然，电容器下电极181可以具有圆柱形状。电容器介电层182形成在电容器下电极181上。电容器介电层182可以沿着电容器下电极181的轮廓形成。电容器上电极183形成在电容器介电层182上。电容器上电极183可以围绕电容器下电极181的外壁。
135.作为一个示例，电容器介电层182可以设置在与电容器上电极183竖直地叠置的部分处。又例如，与如在附图中的不同，电容器介电层182可以包括与电容器上电极183竖直地叠置的第一部分以及不与电容器上电极183竖直地叠置的第二部分。例如，电容器介电层182的第二部分是未被电容器上电极183覆盖的部分。
136.电容器下电极181和电容器上电极183中的每个可以包括例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌、氮化钨等)、金属(例如，钌、铱、钛、钽等)、导电金属氧化物(例如，氧化铱、氧化铌等)等，但发明构思不限于此。
137.电容器介电层182可以包括例如氧化硅、氮化硅、氮氧化硅、高k材料和它们的组合中的至少一种，但不限于此。在根据一些示例实施例的半导体存储器装置中，电容器介电层182可以包括其中顺序地堆叠有氧化锆、氧化铝和氧化锆的堆叠结构。在根据一些示例实施例的半导体存储器装置中，电容器介电层182可以包括包含铪(hf)的介电层。在根据一些示例实施例的半导体存储器装置中，电容器介电层182可以具有包括铁电材料层和顺电材料层的堆叠结构。
138.尽管未示出，但在第一外围区域pa1中，第一外围有源区域act1可以由外围元件隔离层限定。第一外围栅极图案pgp1在第一外围区域pa1中设置在基底1上。第一外围栅极图案pgp1可以包括顺序地堆叠在基底1上的第一外围绝缘层118a、第一外围高k层122a、第一外围扩散防止图案124a、第一外围n型逸出功图案126a、第一外围导电图案128a和第一外围栅电极ge1。第一外围栅极覆盖图案142a可以设置在第一外围栅极图案pgp1上。
139.尽管未示出，但在第二外围区域pa2中，第二外围有源区域act2可以由外围元件隔离层限定。第二外围栅极图案pgp2在第二外围区域pa2中设置在基底1上。第二外围栅极图案pgp2可以包括顺序地堆叠在基底1上的第二外围绝缘层120b、第二外围高k层122b、第二外围扩散防止图案124b、第二外围n型逸出功图案126b、第二外围导电图案128b和第二外围栅电极ge2。第二外围栅极覆盖图案142b可以设置在第二外围栅极图案pgp2上。
140.尽管未示出，但在第三外围区域pa3中，第三外围有源区域act3可以由外围元件隔离层限定。第三外围栅极图案pgp3设置在第三外围区域pa3的基底1上。第三外围栅极图案pgp3可以包括顺序地堆叠在基底1上的第三外围绝缘层118c、第三外围高k层122c、第三外围导电图案128c和第三外围栅电极ge3。第三外围栅极覆盖图案142c可以设置在第三外围栅极图案pgp3上。第三外围栅极图案pgp3可以不包括扩散防止图案和n型逸出功图案。
141.尽管未示出，但在第四外围区域pa4中，第四外围有源区域act4可以由外围元件隔离层限定。沟道层116可以在第四外围区域pa4中设置在基底1上。沟道层116的晶格常数可
以大于基底1的晶格常数。沟道层116可以包括例如硅锗，同时基底1可以包括单晶硅。第四外围栅极图案pgp4设置在沟道层116上。
142.第四外围栅极图案pgp4可以包括顺序地堆叠在沟道层116上的第四外围绝缘层120d、第四外围高k层122d、第四外围导电图案128d和第四外围栅电极ge4。第四外围栅极覆盖图案142d可以设置在第四外围栅极图案pgp4上。第四外围栅极图案pgp4可以不包括扩散防止图案和n型逸出功图案。
143.在图17中，第一外围栅极图案pgp1的宽度w1可以大于第二外围栅极图案pgp2的宽度w2。第三外围栅极图案pgp3的宽度可以与第一外围栅极图案pgp1的宽度w1相同。第四外围栅极图案pgp4的宽度可以与第二外围栅极图案pgp2的宽度w2相同。例如，第三外围栅极图案pgp3的宽度可以大于第四外围栅极图案pgp4的宽度。
144.在图18中，第一外围绝缘层118a可以比第二外围绝缘层120b厚。第三外围绝缘层118c可以比第四外围绝缘层120d厚。高电压晶体管可以设置在第一外围区域pa1和第三外围区域pa3中，并且低电压晶体管可以设置在第二外围区域pa2和第四外围区域pa4中。因此，第一外围区域pa1的第一外围绝缘层118a和第三外围区域pa3的第三外围绝缘层118c可以分别比第二外围区域pa2的第二外围绝缘层120b和第四外围区域pa4的第四外围绝缘层120d厚。
145.第一外围绝缘层118a、第二外围绝缘层120b、第三外围绝缘层118c和第四外围绝缘层120d中的每个可以包括氧化硅。
146.第一外围高k层122a、第二外围高k层122b、第三外围高k层122c和第四外围高k层122d中的每个可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
147.第一外围扩散防止图案124a和第二外围扩散防止图案124b中的每个可以包括氮化钛(tin)。第一外围扩散防止图案124a和第二外围扩散防止图案124b中的每个可以是单层，但不限于此。
148.尽管未示出，但第一外围栅极图案pgp1还可以包括设置在第一外围扩散防止图案124a与第一外围n型逸出功图案126a之间的第一下外围边界图案。第二外围栅极图案pgp2还可以包括设置在第二外围扩散防止图案124b与第二外围n型逸出功图案126b之间的第二下外围边界图案。
149.可选地或附加地，第一外围栅极图案pgp1还可以包括设置在第一外围n型逸出功图案126a与第一外围导电图案128a之间的第一上外围边界图案。第二外围栅极图案pgp2还可以包括设置在第二外围n型逸出功图案126b与第二外围导电图案128b之间的第二上外围边界图案。
150.第一下外围边界图案、第二下外围边界图案、第一上外围边界图案和第二上外围边界图案中的每个可以包括氮化镧钛(latin)或者氮氧化镧钛(latino)，但不限于此。
151.第一外围扩散防止图案124a和第二外围扩散防止图案124b中的每个可以防止或减少包括在第一外围n型逸出功图案126a和第二外围n型逸出功图案126b中的元素(例如，镧(la))的扩散的可能性和/或影响。
152.第一外围n型逸出功图案126a和第二外围n型逸出功图案126b中的每个可以包括
例如镧(la)、氧化镧(lao)、镁(mg)、氧化镁(mgo)、钽(ta)、氮化钽(tan)和铌(nb)中的至少一种。
153.第一外围导电图案128a、第二外围导电图案128b、第三外围导电图案128c和第四外围导电图案128d中的每个可以包括氮化钛(tin)、铝(al)或它们的组合。
154.第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d中的每个可以包括氮化硅。
155.在一些示例实施例中，第一外围导电图案128a、第二外围导电图案128b、第三外围导电图案128c和第四外围导电图案128d可以全部具有相同的厚度。然而，发明构思的技术精神不限于此。第一外围导电图案128a和第二外围导电图案128b的厚度可以小于第三外围导电图案128c和第四外围导电图案128d的厚度。
156.第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d可以具有与第一位线覆盖图案142t的厚度相同的厚度。位线覆盖图案140还可以包括第二位线覆盖图案148t。因此，第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d的厚度可以小于位线覆盖图案140的厚度。
157.第一外围栅电极ge1包括顺序地堆叠的第一外围下电极130a、第一外围中间电极132a和第一外围上电极134a。第二外围栅电极ge2包括顺序地堆叠的第二外围下电极130b、第二外围中间电极132b和第二外围上电极134b。第三外围栅电极ge3包括顺序地堆叠的第三外围下电极130c、第三外围中间电极132c和第三外围上电极134c。第四外围栅电极ge4包括顺序地堆叠的第四外围下电极130d、第四外围中间电极132d和第四外围上电极134d。
158.第一外围下电极130a、第二外围下电极130b、第三外围下电极130c和第四外围下电极130d中的每个可以包括掺杂有杂质的多晶硅。掺杂到第一外围下电极130a和第二外围下电极130b中的杂质的导电类型可以与掺杂到第三外围下电极130c和第四外围下电极130d中的杂质的导电类型不同。例如，第一外围下电极130a和第二外围下电极130b可以掺杂有n型杂质，并且第三外围下电极130c和第四外围下电极130d可以掺杂有p型杂质。第一外围中间电极132a、第二外围中间电极132b、第三外围中间电极132c和第四外围中间电极132d中的每个可以包括tisin。第一外围上电极134a、第二外围上电极134b、第三外围上电极134c和第四外围上电极134d中的每个可以包括钨。然而，发明构思的技术精神不限于此。
159.在一些示例实施例中，位线bl、第一外围栅电极ge1、第二外围栅电极ge2、第三外围栅电极ge3和第四外围栅电极ge4可以具有相同的堆叠结构。
160.例如，位线下电极130t、第一外围下电极130a、第二外围下电极130b、第三外围下电极130c和第四外围下电极130d具有相同的厚度。此外，位线中间电极132t、第一外围中间电极132a、第二外围中间电极132b、第三外围中间电极132c和第四外围中间电极132d具有相同的厚度。位线上电极134t、第一外围上电极134a、第二外围上电极134b、第三外围上电极134c和第四外围上电极134d具有相同的厚度。
161.第一外围栅极图案pgp1、第二外围栅极图案pgp2、第三外围栅极图案pgp3和第四外围栅极图案pgp4的侧壁可以覆盖有外围间隔件144。外围间隔件144的侧壁以及基底1可以覆盖有外围层间绝缘层146。外围层间绝缘层146可以包括例如氧化硅。第二覆盖层148可以设置在外围层间绝缘层146上。第二覆盖层148可以用作蚀刻停止层。第二覆盖层148可以
由与外围层间绝缘层146的材料不同的材料形成。例如，第二覆盖层148可以包括氮化硅。第二覆盖层148的厚度可以与第二位线覆盖图案148t的厚度基本相同。
162.图19至图34是顺序地示出制造具有图18的剖面的半导体存储器装置的工艺的剖视图。在下文中，将描述根据发明构思的一些示例实施例的制造半导体存储器装置的方法。
163.参照图17和图19，提供包括单元阵列区域ca、第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4的基底1。
164.可以在基底1中形成单元元件隔离层105和外围元件隔离层以形成单元有源区域actc、第一外围有源区域act1、第二外围有源区域act2、第三外围有源区域act3和第四外围有源区域act4。单元元件隔离层105和外围元件隔离层可以限定单元有源区域actc、第一外围有源区域act1、第二外围有源区域act2、第三外围有源区域act3和第四外围有源区域act4。
165.在单元阵列区域ca中，可以形成字线wl。字线wl可以掩埋在基底1中并且在第一方向d1上延伸。在单元阵列区域ca中，可以执行离子注入工艺以在单元有源区域actc中形成掺杂的区域。在离子注入工艺期间，可以用掩模覆盖第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4。
166.参照图20，可以用掩模覆盖第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4。随后，可以在单元阵列区域ca的基底1上顺序地堆叠并图案化第一单元绝缘层111、第二单元绝缘层112和第三单元绝缘层113，以在单元阵列区域ca上形成缓冲层110。
167.随后，可以将第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4暴露。可以在基底1上形成第四掩模层mask4，第四掩模层mask4覆盖单元阵列区域ca、第一外围区域pa1、第二外围区域pa2和第三外围区域pa3并且暴露第四外围区域pa4。第四掩模层mask4可以包括例如氧化硅。第四掩模层mask4可以对应于图10的第一掩模层mask1。
168.可以通过使用第四掩模层mask4作为外延阻挡件，在第四外围区域pa4的基底1上形成沟道层116。沟道层116可以包括硅锗。可以通过选择性外延生长(seg)方法来形成沟道层116。
169.参照图21，可以去除第四掩模层mask4，以暴露单元阵列区域ca的缓冲层110的顶表面以及第一外围区域pa1、第二外围区域pa2和第三外围区域pa3。
170.随后，尽管未示出，但可以使用单独的掩模来覆盖单元阵列区域ca、第二外围区域pa2和第四外围区域pa4。可以在敞开的第一外围区域pa1和第三外围区域pa3的基底1上形成高电压栅极绝缘层118。高电压栅极绝缘层118可以由氧化硅层形成。
171.参照图22，可以使用单独的掩模来覆盖单元阵列区域ca、第一外围区域pa1和第三外围区域pa3，并且可以在第二外围区域pa2的基底1和第四外围区域pa4的沟道层116上形成低电压栅极绝缘层120。低电压栅极绝缘层120可以由例如氧化硅层形成。可以将低电压栅极绝缘层120形成为比高电压栅极绝缘层118薄。
172.参照图23，可以在基底1的前表面上顺序地形成预高k层122、扩散防止层124和n型逸出功层126。
173.预高k层122、扩散防止层124和n型逸出功层126可以分别对应于图12的预高k层
15、扩散防止层17和n型逸出功层19。
174.可以通过诸如化学气相沉积(cvd)和/或原子层沉积(ald)的沉积工艺来形成预高k层122。预高k层122可以包括具有比第一外围绝缘层118a、第二外围绝缘层120b、第三外围绝缘层118c和第四外围绝缘层120d的介电常数高的介电常数的材料。例如，预高k层122可以包括氧化铪，但不限于此。
175.扩散防止层124可以包括例如氮化钛(tin)。n型逸出功层126可以包括例如镧(la)、氧化镧(lao)、镁(mg)、氧化镁(mgo)、钽(ta)、氮化钽(tan)和铌(nb)中的至少一种。然而，发明构思的技术精神不限于此。
176.参照图24，可以形成第五掩模层mask5，第五掩模层mask5覆盖第一外围区域pa1和第二外围区域pa2并且暴露单元阵列区域ca、第三外围区域pa3和第四外围区域pa4。第五掩模层mask5可以是光致抗蚀剂层、acl、soh、soc和氮化硅层中的至少一个。
177.随后，可以使用第五掩模层mask5作为蚀刻掩模来执行蚀刻工艺。通过蚀刻工艺，可以去除单元阵列区域ca、第三外围区域pa3和第四外围区域pa4的n型逸出功层126和扩散防止层124。蚀刻工艺可以是使用含有硫酸的蚀刻剂的湿蚀刻工艺。可以通过执行湿蚀刻工艺来选择性地去除n型逸出功层126和扩散防止层124。n型逸出功层126和扩散防止层124可以选择性地形成在第一外围区域pa1和第二外围区域pa2中。
178.参照图25，可以去除第五掩模层mask5。可以将单元阵列区域ca、第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4暴露。
179.可以在单元阵列区域ca、第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4的基底1上形成导电层128。导电层128可以包括例如氮化钛(tin)、铝(al)或它们的组合，但不限于此。
180.参照图26，可以形成第六掩模层mask6，第六掩模层mask6覆盖第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4并且暴露单元阵列区域ca。
181.可以通过使用第六掩模层mask6作为蚀刻掩模执行蚀刻工艺来去除单元阵列区域ca的导电层128和预高k层122。蚀刻工艺可以是使用含有硫酸的蚀刻剂的湿蚀刻工艺。通过执行湿蚀刻工艺，可以选择性地去除导电层128和预高k层122，而不损坏缓冲层110。
182.参照图27，可以去除第六掩模层mask6，以暴露单元阵列区域ca、第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4。
183.可以将单元阵列区域ca的缓冲层110以及第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4的导电层128暴露。随后，可以在基底1的前表面上形成下电极层130。下电极层130可以由掺杂有杂质的多晶硅层形成。例如，可以整体地沉积多晶硅层，并且可以多次执行离子注入工艺。在离子注入工艺中，可以将n型杂质掺杂到单元阵列区域ca、第一外围区域pa1和第二外围区域pa2的多晶硅层中，并且可以将p型杂质掺杂到第三外围区域pa3和第四外围区域pa4的多晶硅层中。
184.参照图28和图29，可以在下电极层130上形成第七掩模层mask7。
185.第七掩模层mask7可以具有大致限定直接接触件dc的位置的开口。第七掩模层mask7可以是例如光致抗蚀剂层、acl、soh和soc中的至少一个。可以通过使用第七掩模层mask7作为蚀刻掩模来蚀刻单元阵列区域ca的下电极层130、缓冲层110和基底1的一部分而形成沟槽t。在这种情况下，也可以部分地去除单元元件隔离层105的上部。
186.参照图30，可以去除第七掩模层mask7以暴露下电极层130的上部。
187.随后，可以在基底1的前表面上沉积掺杂有杂质的多晶硅层，以填充沟槽t。随后，可以经由通过执行cmp工艺去除下电极层130上的多晶硅层来形成预直接接触件pdc。
188.随后，可以在下电极层130和预直接接触件pdc上顺序地堆叠中间电极层132、上电极层134和第一覆盖层142。中间电极层132可以是例如tisin。上电极层134可以是例如钨。第一覆盖层142可以是例如氮化硅。
189.参照图31，可以通过使用掩模来对第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4的第一覆盖层142进行图案化而形成第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d。可以对上电极层134、中间电极层132和下电极层130进行图案化以形成第一外围栅电极ge1、第二外围栅电极ge2、第三外围栅电极ge3和第四外围栅电极ge4。
190.可以通过对上电极层134、中间电极层132、下电极层130、导电层128、n型逸出功层126、扩散防止层124、预高k层122和高电压栅极绝缘层118进行图案化来形成第一外围栅极图案pgp1。
191.可以通过对上电极层134、中间电极层132、下电极层130、导电层128、n型逸出功层126、扩散防止层124、预高k层122和低电压栅极绝缘层120进行图案化来形成第二外围栅极图案pgp2。
192.可以通过对上电极层134、中间电极层132、下电极层130、导电层128、预高k层122和高电压栅极绝缘层118进行图案化来形成第三外围栅极图案pgp3。
193.可以通过对上电极层134、中间电极层132、下电极层130、导电层128、预高k层122和低电压栅极绝缘层120进行图案化来形成第四外围栅极图案pgp4。
194.随后，尽管未示出，但可以将n型杂质掺杂到与第一外围栅极图案pgp1和第二外围栅极图案pgp2相邻的基底1中。可以在第一外围栅极图案pgp1和第二外围栅极图案pgp2周围形成源极/漏极区域。可以将p型杂质掺杂到与第三外围栅极图案pgp3和第四外围栅极图案pgp4相邻的基底1中。可以在第三外围栅极图案pgp3和第四外围栅极图案pgp4周围形成源极/漏极区域。
195.参照图32，可以沿着第一外围栅极图案pgp1的侧壁、第二外围栅极图案pgp2的侧壁、第三外围栅极图案pgp3的侧壁和第四外围栅极图案pgp4的侧壁形成外围间隔件144。
196.首先，可以在第一外围区域pa1、第二外围区域pa2、第三外围区域pa3和第四外围区域pa4中共形地形成间隔件层。可以通过对间隔件层进行蚀刻来形成外围间隔件144。
197.可以在外围间隔件144、第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d上形成外围层间绝缘层146。可以执行cmp工艺以暴露第一外围栅极覆盖图案142a的顶表面。由于第一外围栅极覆盖图案142a的顶表面位于最顶部处，因此可以暴露第一外围栅极覆盖图案142a的顶表面。然而，这仅是为了简化描述，并且示例实施例不限于此。
198.随后，可以在基底1的前表面上形成第二覆盖层148。
199.参照图33，可以通过使用掩模将单元阵列区域ca的第二覆盖层148、第一覆盖层142、上电极层134、中间电极层132和下电极层130图案化以形成位线覆盖图案140和位线bl。
200.在这种情况下，也可以将预直接接触件dc图案化，以形成直接接触件dc。可以暴露沟槽t的侧壁和底表面的一部分。由于缓冲层110具有包括第一单元绝缘层111、第二单元绝缘层112和第三单元绝缘层113的三层结构，因此可以容易地控制蚀刻工艺。
201.位线覆盖图案140可以包括第一位线覆盖图案142t和第二位线覆盖图案148t。位线覆盖图案140的竖直长度可以大于第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d的竖直长度。由于第一位线覆盖图案142t的竖直长度与第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d的竖直长度相同，因此位线覆盖图案140的竖直长度可以大于第一外围栅极覆盖图案142a、第二外围栅极覆盖图案142b、第三外围栅极覆盖图案142c和第四外围栅极覆盖图案142d的竖直长度。
202.参照图34，可以形成覆盖位线覆盖图案140和位线bl的侧壁的位线间隔件150。可以通过使用位线间隔件150和位线覆盖图案140作为蚀刻掩模在彼此相邻的位线间隔件150之间去除缓冲层110和基底1的一部分。由于缓冲层110具有包括第一单元绝缘层111、第二单元绝缘层112和第三单元绝缘层113的三层结构，因此可以容易地控制蚀刻工艺。因此，可以实现具有改善的可靠性的半导体存储器装置。
203.随后，可以在位线间隔件150之间形成与基底1接触的掩埋接触件bc。可以在掩埋接触件bc上形成接合垫lp和垫分离绝缘层160。可以在接合垫lp上形成电容器180。
204.在总结具体实施方式时，本领域普通技术人员将理解的是，在实质上不脱离发明构思的原理的情况下，可以对各种示例实施例做出许多变化和修改。此外，示例实施例不必是相互排斥的。例如，一些示例实施例可以包括参照一幅或更多幅附图描述的一个或更多个特征，并且也可以包括参照一幅或更多幅其他附图描述的一个或更多个其他特征。因此，本公开的所公开的优选实施例仅以一般性和描述性的含义使用，而不是出于限制的目的。