用于形成栅极堆叠件的方法、半导体器件及其形成方法与流程

1.本技术的实施例涉及用于形成栅极堆叠件的方法、半导体器件及其形成方法。


背景技术：

2.集成电路(ic)工业经历了指数级增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
3.这样的按比例缩小也增大了处理和制造ic的复杂性，并且为了实现这些进步，在ic处理和制造中需要类似的发展。例如，已经实现了通常涉及利用金属栅电极替换多晶硅栅电极的栅极替换工艺以改善器件性能，其中在栅极替换工艺期间调整金属栅电极的功函值，以提供具有不同阈值(操作)电压的器件。虽然现有的栅极制造技术和/或栅极替换工艺通常已经足以满足其预期目的，但是随着ic技术和/或ic部件尺寸缩小，它们并非在所有方面都完全令人满意。


技术实现要素：

4.本技术的一些实施例提供了一种用于形成栅极堆叠件的方法，所述方法包括：在沟道区域上沉积栅极介电层；在所述栅极介电层上沉积功函层；在所述功函层上形成应力处理胶层；以及在所述应力处理胶层上沉积金属填充层。
5.本技术的另一些实施例提供了一种形成半导体器件的方法，包括：形成暴露沟道区域的栅极开口；在所述栅极开口中形成栅极介电层；在所述栅极介电层上方的所述栅极开口中形成功函层；在所述功函层上方的所述栅极开口中形成金属胶层；对所述金属胶层实施应力减小处理；以及在所述应力减小处理之后，在所述金属胶层上方的所述栅极开口中形成金属填充层，其中，所述栅极介电层、所述功函层、所述金属胶层和所述金属填充层形成填充所述栅极开口的栅极结构的栅极堆叠件。
6.本技术的又一些实施例提供了一种半导体器件，包括：沟道区域，设置在外延源极/漏极之间；以及栅极堆叠件，设置在所述沟道区域上方，其中，所述栅极堆叠件包括：栅极介电层，功函层，位于所述栅极介电层上方，金属胶层，位于所述功函层上方，其中，所述金属胶层具有约-2.5吉帕斯卡(gpa)至约0.8吉帕斯卡的残余应力，以及金属填充层，位于所述金属胶层上方。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是根据本发明的各个方面的示例性多栅极器件的部分或全部的局部立体图。
9.图2是根据本发明的各个方面的用于制造具有应力处理胶层的栅极堆叠件的器件的方法的流程图。
10.图3a至图3i是根据本发明的各个方面的当应力处理器件的栅极堆叠件的胶层时处于各个栅极堆叠件制造阶段的器件的部分或全部的局部截面图。
11.图4a和图4b是根据本发明的各个方面的当不应力处理器件的栅极堆叠件的胶层时处于各个栅极堆叠件制造阶段的器件的部分或全部的局部截面图。
12.图6a和图6b是根据本发明的各个方面的当不应力处理器件的栅极堆叠件的胶层时处于各个栅极堆叠件制造阶段的器件的部分或全部的局部截面图。
13.图5是根据本发明的各个方面的图4b的器件的部分或全部的顶视图，并且图7是根据本发明的各个方面的图6b的器件的部分或全部的顶视图。
14.图8a至图8g是根据本发明的各个方面的当应力处理器件的栅极堆叠件的胶层时处于各个栅极堆叠件制造阶段的另一器件的部分或全部的局部截面图。
15.图9a提供了根据本发明的各个方面的用于其上制造有包括具有胶层的栅极堆叠件的器件的晶圆的实验数据。
16.图9b提供了根据本发明的各个方面的用于其上制造有包括具有胶层的栅极堆叠件的器件的晶圆的实验数据。
17.图10是根据本发明的各个方面的具有使用图3a至图3i或图8a至图8g的栅极堆叠件制造阶段制造的栅极堆叠件的另一器件的部分或全部的局部截面图。
具体实施方式
18.本发明总体上涉及电子器件的栅极堆叠件，并且更具体地，涉及具有改善的轮廓(例如，最小至没有弓形和/或颈缩)的栅极堆叠件(例如，高k/金属栅极)以及制造这样的栅极堆叠件的方法。
19.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同方位。本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
20.此外，当用“约”、“大约”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造
公差为+/-10％。此外，鉴于任何制造工艺中固有的差异，当器件部件描述为具有“基本”性质和/或特性时，这样的术语旨在捕获在制造工艺的公差内的性质和/或特性。例如，“基本上垂直”或“基本上水平”的部件旨在捕获在用于制造这样的部件的制造工艺的给定公差内大约垂直和水平的部件-但不是数学上或完美垂直和水平的部件。
21.对于先进的ic技术节点，非平面晶体管，诸如鳍式场效应晶体管(finfet)和全环栅(gaa)晶体管(统称为多栅极器件)，已经成为用于高性能和低泄漏应用的流行和有前途的候选器件。图1是根据本发明的各个方面的示例性多栅极器件10的部分或全部的局部立体图。多栅极器件10是包括从衬底20延伸的鳍15的finfet。鳍15具有沿y方向的长度、沿x方向的宽度(w
fin
)和沿z方向的高度。在图1中，鳍15具有设置在凹进部分之间的非凹进部分，并且finfet还包括包裹并且接合鳍15的非凹进部分的栅极堆叠件25(例如，栅极堆叠件25设置在鳍15的非凹进部分的顶部和相对侧壁上)以及设置在鳍15的凹进部分上方的外延源极/漏极30(例如，外延源极/漏极30设置在鳍15的凹进部分的顶部上)。finfet具有设置在源极/漏极区域(s/d)之间的沟道区域(c)，其中沟道区域由鳍15的非凹进部分提供，并且源极/漏极区域由外延源极/漏极30和鳍15的下面的凹进部分提供。在finfet的操作期间，电流可以流过沟道区域(例如，鳍15的非凹进部分)和源极/漏极区域(例如，外延源极/漏极30)之间。栅极堆叠件25具有沿y方向的栅极长度(lg)，并且在所描绘的实施例中，栅极堆叠件25包括栅极电介质25a和栅电极25b。栅极间隔件(图1中未显示)沿栅极堆叠件25的侧壁设置，并且栅极间隔件也包裹鳍15的非凹进部分。衬底隔离部件40，诸如浅沟槽隔离(sti)结构，将finfet与多栅极器件10的其它器件和/或区域电隔离。衬底隔离部件40设置在衬底20上方，沿鳍15的凹进部分的侧壁以及沿鳍15的非凹进部分的下部部分的侧壁设置。栅极堆叠件25在衬底隔离部件40的顶部上方延伸。在一些实施例中，衬底隔离部件40围绕鳍15的下部部分。在一些实施例中，在finfet的源极/漏极区域中不使鳍15凹进，并且外延源极/漏极30包裹鳍15(例如，外延源极/漏极30设置在鳍15的顶部和相对侧壁上)。为了清楚起见，已经简化了图1以更好地理解本发明的发明概念。可以在多栅极器件10中添加额外的部件，并且可以在多栅极器件10的其它实施例中替换、修改或消除下面描述的一些部件。
22.栅极堆叠件25可以通过栅极替换工艺来形成，栅极替换工艺通常包括去除栅极结构的伪栅极(例如，多晶硅栅极)以形成栅极开口(具有例如由栅极结构的栅极间隔件形成的侧壁)以及在栅极开口中形成栅极堆叠件25。随着ic部件尺寸随着先进ic技术节点的不断缩小，finfet的尺寸(诸如鳍宽度w
fin
和栅极长度
lg
)对应地减小，这导致栅极替换工艺期间显著更小的栅极开口。具有更小栅极开口的栅极替换工艺更容易在栅极堆叠件25中形成空隙和/或接缝。特别地，已经观察到栅极替换工艺对栅极堆叠件25的各个层中的残余应力特别敏感，因为finfet尺寸以及因此栅极开口的尺寸缩小。例如，已经观察到栅极堆叠件25的胶层中的残余应力在栅极替换工艺期间使栅极堆叠件25变形和/或翘曲，并且防止完全填充栅极开口，这导致在栅极堆叠件25中形成不期望的空隙和/或接缝。这样的空隙和/或接缝为化学物质和/或其它杂质在随后处理期间到达并且损坏沟道区域c提供了路径，从而显著降低了finfet的性能和/或可靠性。
23.本发明通过提供具有应力处理胶层的栅极堆叠件来解决这样的挑战，应力处理胶层形成在栅极堆叠件的功函层和栅极堆叠件的金属填充层之间。应力减小处理配置为修改胶层的性质和/或特性，从而使得胶层具有压缩残余应力或可忽略的拉伸残余应力(即，小
于约0.8gpa的残余应力)。已经观察到本文公开的各种应力减小处理减小了胶层中的残余应力和/或其它特性(例如，d-间隔)，减小了包括胶层的栅极结构(例如，栅极堆叠件和/或栅极间隔件)的翘曲，并且显著减小了(并且甚至消除)包括胶层的栅极堆叠件中的空隙和/或接缝形成。本文公开了由实现所提出的应力减小处理以及对应的栅极替换工艺产生的栅极结构和/或其胶层的各种特性。本文在以下页面中描述所提出的应力减小技术和/或栅极制造技术的细节。
24.图2是根据本发明的各个方面的用于制造具有改善的轮廓(例如，最小至没有翘曲、弯曲、弓形和颈缩和/或基本上垂直的侧壁)的栅极结构的器件的方法50的流程图。在框52中，方法50包括在沟道区域上方形成栅极介电层。在框54中，方法50包括在栅极介电层上方形成功函层。在框56中，方法50包括在功函层上方形成应力处理胶层。在一些实施例中，应力处理胶层通过在功函层上方沉积胶层以及对胶层实施应力减小处理来形成(例如，离子注入工艺和/或热工艺)。在一些实施例中，应力处理胶层通过沉积胶子层、在胶子层之间沉积金属层以及对胶子层和/或金属层上实施氢毒化工艺(或其它合适的毒化工艺)来形成。在框58中，方法50包括在应力处理胶层上方形成金属填充层。在一些实施例中，方法50在后栅极工艺(即，栅极替换工艺)中实现。在这样的实施例中，去除伪栅极(例如，多晶硅栅极)以形成栅极开口，栅极开口限定在栅极结构的栅极间隔件之间，并且栅极介电层、功函层、应力处理胶层和金属填充层形成在栅极开口中并且填充栅极开口。可以实施从介电层(例如，层间介电(ild)层)的顶部上方去除过量栅极材料的平坦化工艺，其中栅极材料的剩余部分填充栅极开口并且形成栅极结构的栅极堆叠件，其包括栅极介电层、功函层、应力处理胶层和金属填充层。在一些实施例中，方法50在先栅极工艺中实现。在这样的实施例中，栅极介电层、功函层、应力处理胶层和金属填充层形成在包括沟道区域的衬底上方，并且然后随后图案化以形成栅极结构的栅极堆叠件，其包括栅极介电层、功函层、应力处理胶层和金属填充层。在图案化各个栅极层以形成栅极堆叠件之后，可以形成介电层(例如，ild层)。在一些实施例中，方法50在混合先栅极-后栅极工艺中实现。可以在方法50之前、期间和之后提供额外的步骤，并且对于方法50的额外实施例，可以移动、替换或消除所描述的一些步骤。
25.图3a至图3i是根据本发明的各个方面的处于各个制造阶段(诸如与图2中的方法50相关的那些)的器件100的部分或全部的局部截面图。图3a至图3i的截面图通过沿图1中所示的y方向“切割”器件来获得，并且因此，图3a至图3i中的截面图可以称为y切割视图。应该指出，y切割视图通过器件的包括设置在源极/漏极区域之间的沟道区域并且栅极结构设置在沟道区域的顶部上方的部分来截取，而不是器件的栅极结构包裹沟道区域的部分(即，y切割视图通过y-z平面而不是多栅极器件的x-z平面)。器件100可以包括在微处理器、存储器和/或ic中。器件100可以是ic芯片的部分、片上系统(soc)或它们的部分，其包括各种无源和有源微电子器件，诸如晶体管、电阻器、电容器、电感器、二极管、p型fet(pfet)、n型fet(nfet)、金属氧化物半导体fet(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其它合适的组件和/或器件或它们的组合。为了清楚起见，已经简化了图3a至图3i以更好地理解本发明的发明概念。可以在器件100中添加额外的部件，并且可以在器件100的其它实施例中替换、修改或消除下面描述的一些部件。
26.转至图3a，器件100包括衬底(晶圆)105。衬底105包括：元素半导体，诸如硅和/或锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或它们的组合；合金半导体，诸如sige、gaasp、alinas、algaas、gainas、gainp、gainasp或它们的组合；或它们的组合。在所描绘的实施例中，衬底105是硅衬底。在一些实施例中，衬底105是绝缘体上半导体衬底，诸如绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底或绝缘体上锗(goi)衬底。衬底105可以包括各个掺杂区域，诸如p型掺杂区域(例如，p阱)、n型掺杂区域(例如，n阱)或它们的组合。n型掺杂区域包括n型掺杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。p型掺杂区域包括p型掺杂剂，诸如硼、铟、其它p型掺杂剂或它们的组合。在一些实施例中，掺杂区域包括p型掺杂剂和n型掺杂剂的组合。掺杂区域可以直接形成在衬底105上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构、其它合适的结构或它们的组合。
27.器件100包括设置在外延源极/漏极120之间的沟道区域110以及设置在沟道区域110上方的栅极结构125。沟道区域110(也称为沟道层)沿y方向纵向延伸，具有沿y方向的长度、沿x方向的宽度和沿z方向的高度。沟道区域110包括：元素半导体，诸如硅和/或锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或它们的组合；合金半导体，诸如sige、gaasp、alinas、algaas、gainas、gainp、gainasp或它们的组合；或它们的组合。在所描绘的实施例中，沟道区域110包括硅、锗、硅锗、其它合适的半导体材料或它们的组合。当器件100是finfet时，诸如在所描绘的实施例中，沟道区域110是半导体鳍的从衬底105延伸的部分并且可以称为鳍或鳍结构。在一些实施例中，沟道区域110是衬底105的部分，诸如衬底105的材料层的部分。例如，在衬底105包括硅的情况下，沟道区域110包括硅(即，沟道区域110是硅鳍)。在一些实施例中，沟道区域110是从衬底105延伸的半导体层(例如，沟道区域110是硅锗鳍)。当器件100是gaa晶体管时，沟道区域110可以是随后处理以形成浮置在衬底105上方的一个或多个半导体层(例如，硅纳米线，其将至少部分由栅极围绕)的半导体层堆叠件(例如，沿z方向以交错、交替配置堆叠在衬底105上方的硅锗层和硅层)。
28.外延源极/漏极120包括半导体材料并且可以掺杂有n型掺杂剂和/或p型掺杂剂。在器件100是n型晶体管的实施例中，外延源极/漏极120可以包括掺杂有碳、磷、砷、其它n型掺杂剂或它们的组合的硅(例如，si:c外延源极/漏极极、si:p外延源极/漏极极或si:c:p外延源极/漏极极)。在器件100是p型晶体管的实施例中，外延源极/漏极120可以包括掺杂有硼、其它p型掺杂剂或它们的组合的硅锗或锗(例如，si:ge:b外延源极/漏极)。在一些实施例中，外延源极/漏极120包括多于一个外延半导体层，其中外延半导体层可以包括相同或不同的材料和/或相同或不同的掺杂剂浓度。在一些实施例中，外延源极/漏极120包括在沟道区域110中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，掺杂区域，诸如重掺杂源极/漏极(hdd)区域、轻掺杂源极/漏极(ldd)区域、其它掺杂区域或它们的组合，设置在外延源极/漏极120中。在这样的实施例中，掺杂区域(例如，ldd区域)可以延伸至沟道区域110中。如本文所用，源极/漏极区域和/或外延源极/漏极可以是指器件100的源极、器件100的漏极或多个器件的源极和/或漏极(包括器件100)。
29.栅极结构125包括设置在器件100的沟道区域(例如，沟道区域110)上方以及器件100的源极/漏极区域(例如，外延源极/漏极120)之间的伪栅极130。伪栅极130在与沟道区域110的纵向方向不同(例如，正交于)的方向上纵向延伸。例如，伪栅极130沿x方向纵向延伸，具有沿x方向的长度、沿y方向的宽度和沿z方向的高度。在y-z平面(图3a)中，伪栅极130
设置在沟道区域110的顶部上。伪栅极130沿y方向的宽度限定了栅极结构125的临界尺寸(cd)，其是栅极结构125的栅极堆叠件的期望栅极长度(lg)。在一些实施例中，临界尺寸cd为约14nm至约20nm。在x-z平面中，当沟道区域110形成在半导体鳍的从衬底105延伸的部分中时，诸如所描绘，伪栅极130设置在沟道区域110的顶部和侧壁上方，从而使得伪栅极130包裹沟道区域110。在一些实施例中，伪栅极130包括伪栅电极以及位于伪栅电极上方的硬掩模。伪栅电极包括合适的伪栅极材料，并且硬掩模包括合适的硬掩模材料。例如，伪栅电极包括多晶硅层，并且硬掩模包括氮化硅层。在这样的实施例中，伪栅极130可以称为多晶硅栅极。伪栅极130可以包括其它层，诸如覆盖层、界面层、扩散层、屏蔽层或它们的组合。在一些实施例中，伪栅极130包括伪栅电极和沟道区域110之间的介电层，诸如伪栅极介电层和/或界面层(包括例如氧化硅)。
30.栅极结构125也包括与伪栅极130相邻(例如，沿其侧壁)设置的栅极间隔件135。栅极间隔件135包括介电材料，其可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或它们的组合)。在一些实施例中，栅极间隔件135包括多层结构，诸如第一介电层(例如，氧化硅层)和第二介电层(例如，氮化硅层)。在一些实施例中，栅极间隔件135包括多于一组间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件、主间隔件或它们的组合。在这样的实施例中，不同的间隔件可以包括具有不同蚀刻速率的不同材料。
31.介电层140设置在衬底105、沟道区域110、外延源极/漏极120和栅极结构125上方。介电层140可以是多层互连(mli)部件的电耦合器件100的各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极堆叠件和/或源极/漏极)的部分，从而使得各个器件和/或组件可以根据需要操作。介电层140可以具有多层结构，诸如位于接触蚀刻停止层(cesl)上方的层间介电(ild)层。ild层包括介电材料，介电材料包括例如氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(teos)形成的氧化物、硼硅酸盐玻璃(bsg)、磷硅酸盐玻璃(psg)、硼磷硅酸盐玻璃(bpsg)、氟硅酸盐玻璃(fsg)、black(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于苯并环丁烯(bcb)的介电材料、silk(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其它合适的介电材料或它们的组合。在一些实施例中，ild层包括具有小于二氧化硅的介电常数(例如，k＜3.9)的介电常数的介电材料。在一些实施例中，ild层包括具有小于约2.5的介电常数的介电材料(即，极低k(elk)介电材料)，诸如多孔氧化硅、碳化硅(sic)和/或碳掺杂的氧化物(例如，基于sicoh的材料(具有例如si-ch3键))，它们的每个调整/配置为表现出小于约2.5的介电常数。cesl包括与ild层的介电材料不同的介电材料。例如，在ild层包括低k介电材料(例如，多孔氧化硅)的情况下，cesl可以包括硅和氮，诸如氮化硅、碳氮化硅或碳氮氧化硅。
32.转至图3b至图3i，处理继续实施栅极替换工艺，例如，通过从栅极结构125去除伪栅极130以形成暴露沟道区域110的栅极开口145(图3b)以及利用栅极堆叠件150填充栅极开口145(图3c至图3i)(即，利用栅极堆叠件150替换伪栅极130)。在图3b中，栅极开口145具有由栅极间隔件135形成的侧壁以及由沟道区域110形成的底部。栅极开口145沿沟道的纵向方向(例如，y方向)的宽度约等于临界尺寸cd。在所描绘的实施例中，栅极间隔件135具有沿z方向延伸的基本上垂直的侧壁，这提供了从顶部至底部具有基本上均匀的宽度的栅极
开口145。换句话说，临界尺寸cd从栅极开口145的靠近介电层140的顶面的顶部至栅极开口145的靠近沟道区域110的顶面的底部基本上相同。在一些实施例中，蚀刻工艺相对于栅极间隔件135和/或介电层140选择性去除伪栅极130。例如，蚀刻工艺基本上去除了伪栅极130，但是不去除或基本上不去除栅极间隔件135和/或介电层140。在一些实施例中，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比介电材料(即，栅极间隔件135和/或介电层140)高的速率蚀刻多晶硅(即，伪栅极130)(即，蚀刻剂相对于多晶硅具有高蚀刻选择性)。蚀刻工艺是干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。也可以调整蚀刻工艺以去除伪栅极130而不(或最少)去除沟道区域110。在一些实施例中，蚀刻工艺使用覆盖介电层140和/或栅极间隔件135但是暴露伪栅极130的图案化掩模层(即，蚀刻掩模)。
33.在图3c中，在衬底105上方形成栅极介电层152。栅极介电层152具有基本上均匀的厚度并且部分填充栅极开口145。栅极介电层152设置在栅极间隔件135(其形成栅极开口145的侧壁)、沟道区域110(其形成栅极开口145的底部)和介电层140上。在一些实施例中，栅极介电层152具有约至约的厚度。栅极介电层152包括高k介电材料，诸如hfo2、hfsio、hfsio4、hfsion、hflao、hftao、hftio、hfzro、hfalo
x
、zro、zro2、zrsio2、alo、alsio、al2o3、tio、tio2、lao、lasio、lao3、la2o3、ta2o3、ta2o5、y2o3、srtio3、bazro、batio3(bto)、(ba,sr)tio3(bst)、si3n4、hfo
2-al2o3、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如大于二氧化硅的介电常数(k≈3.9)。在一些实施例中，栅极介电层152包括另一合适的介电材料，诸如sio2或其它合适的介电材料。栅极介电层152可以具有多层结构。栅极介电层152通过原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、大气压cvd(apcvd)、热氧化、化学氧化、其它合适的方法或它们的组合来形成。
34.可以在沟道区域110和栅极介电层152之间形成界面层152a。界面层152a包括介电材料，诸如sio2、sigeo
x
、hfsio、sion、其它包括硅的介电材料、其它合适的材料或它们的组合。界面层152a通过热氧化、化学氧化、ald、cvd、其它合适的工艺(诸如本文所描述的那些)或它们的组合形成。界面层152a的厚度小于栅极介电层152的厚度。在一些实施例中，界面层152a的厚度为约至约
35.在图3d中，在衬底105上方形成金属栅极层154。金属栅极层154具有基本上均匀的厚度并且部分填充栅极开口145。金属栅极层154设置在栅极介电层152上。在一些实施例中，金属栅极层154的厚度为约至约金属栅极层154通过ald、pvd、cvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的方法或它们的组合来形成。在所描绘的实施例中，金属栅极层154具有多层结构，诸如从底部至顶部的金属层154a、金属层154b、金属层154c和金属层154d。金属层154a物理接触栅极介电层152，金属层154b物理接触金属层154a，金属层154c物理接触金属层154b，并且金属层154d物理接触金属层154c。金属层154b的厚度可以大于金属层154a的厚度、金属层154b的厚度和金属层154d的厚度的每个。在一些实施例中，金属层154a、金属层154c和金属层154d的每个的厚度为约至约在一些实施例中，金属层154b的厚度为约至约在一些实施例中，金属层
154d的厚度为约至约(例如，)。
36.在一些实施例中，金属层154b是功函层，并且金属层154a、金属层154c和金属层154d是覆盖(盖)层、阻挡层、屏蔽层或它们的组合。例如，金属层154a、金属层154c和金属层154d每个包括防止或消除相邻层之间的成分的扩散和/或反应和/或促进相邻层之间的粘合的材料，诸如栅极介电层152和金属层154b之间或金属层154b和随后形成的金属填充层之间。在一些实施例中，金属层154a、金属层154c、金属层154d或它们的组合每个包括金属和氮，诸如氮化钛、氮化钽、氮化钨(例如，w2n)、氮化钛硅(tisin)、氮化钽硅(tasin)、其它合适的金属氮化物或它们的组合。在一些实施例中，金属层154a、金属层154c、金属层154d或它们的组合包括非晶材料，诸如非晶硅、非晶碳、非晶锗、其它非晶材料或它们的组合。在所描绘的实施例中，金属层154a和金属层154c是金属氮化物层(例如，氮化钛(tin)层(例如，tin层)或氮化钽(tan)层)，并且金属层154d是非晶材料层(例如，非晶硅层)。本发明考虑了用于金属层154a、金属层154c和金属层154d的任何合适的材料。
37.金属层154b包括具有适当功函的金属材料。在所描绘的实施例中，金属层154b包括n型功函金属(nwfm)，其通常是指具有比沟道区域110的材料的价带能更接近导带能的功函值的金属材料或含金属材料。在一些实施例中，金属层154b是包括基于铝的材料的nwfm层，诸如钛铝(tial)、钛碳化铝(tialc)、钛硅碳化铝(tisialc)、钽铝(taal)、碳化钽铝(taalc)、al掺杂的ti、al掺杂的tin、al掺杂的ta、al掺杂的tan、其它合适的基于铝的nwfm或它们的组合。例如，金属层154b是tialc层。在另一实例中，金属层154b是tisialc层。在又一实例中，金属层154b是taalc层。在一些实施例中，金属层154b包括p型功函金属(pwfm)，其通常是指具有比沟道区域110的材料的导带能更接近价带能的功函值的金属材料或含金属材料。在一些实施例中，金属层154b是基本上不含铝的pwfm层，诸如基于钛的氮化物(例如，tin和/或tisin)、基于钽的氮化物(例如，tan和/或tasin)、基于钛的合金(包括例如钛和金、铜、铬、钴、钼、镍、其它合适的成分或它们的组合)、基于钽的合金(包括例如钽和金、铜、钨、铂、钨、钼、其它合适的成分或它们的组合)、其它不含铝的pwfm或它们的组合。在一些实施例中，nwfm具有小于约4.5电子伏特(ev)的功函值，并且pwfm具有大于或等于约4.5ev的功函值。例如，nwfm具有约3.5ev至约4.4ev的功函值，其中这样的功函值比半导体沟道区域的价带能(例如，si的5.2ev或sige的4.8ev)更接近半导体沟道区域的导带能(例如，si的4.1ev或sige的3.8ev)，而pwfm具有约4.5ev至约5.5ev的功函值，其中这样的功函值比半导体沟道区域的导带能更接近半导体沟道区域的价带能。本发明考虑了金属层154b包括表现出期望功函的任何材料。在一些实施例中，金属层154a和/或金属层154c包括表现出期望功函的材料。例如，金属层154a和/或金属层154c包括pwfm。在一些实施例中，金属层154a、金属层154b、金属层154c和金属层154d的材料配置为提供具有期望功函的金属层154，金属层154可以称为功函层。
38.在图3e中，在衬底105上方形成胶层156。胶层156具有基本上均匀的厚度，诸如厚度t，并且部分填充栅极开口145。胶层156设置在金属栅极层154上，并且在所描绘的实施例中，物理接触金属层154d。在一些实施例中，厚度t为约至约胶层156包括促进金属栅极层154(例如，金属层154d)和栅极堆叠件150的金属填充层158(其随后形成并且下面描述)之间的粘合的材料。在一些实施例中，胶层156的材料包括金属(例如，w、al、ta、ti、
ni、cu、co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物、金属合金或它们的组合。胶层156通过ald、pvd、cvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的方法或它们的组合来形成。在实例中，胶层156是通过ald或cvd形成的氮化钛层(例如，tin层)。在另一实例中，胶层156是通过ald或cvd形成的氮化钽层(例如，tan层)。在又一实例中，胶层156是通过ald或cvd形成的钴层(例如，co层)。在又一实例中，胶层156是通过ald或cvd形成的氮化钛硅层(例如，tsn层)。在一些实施例中，tsn层可以包括交替沉积的tin层和氮化硅层(例如，sin层)，其中tin层和sin层非常薄，使得tin层和sin层无法区分，并且因此称为tsn层。
39.胶层156具有使得胶层156翘曲、弯曲、颈缩和/或弓形的残余拉伸应力，如所描绘，这对应地使金属栅极层154、栅极介电层152、栅极间隔件135、栅极结构125的其它层或它们的组合翘曲。例如，胶层156(当沉积时)具有约1.0吉帕斯卡(gpa)至约3.0gpa的残余应力(即，大残余拉伸应力)，这改变了栅极结构125的轮廓和栅极结构125的临界尺寸。在图3e中，线a和线a’表示在形成胶层156之前栅极堆叠件150(其与栅极间隔件135交界)的基本上垂直的侧壁并且在它们之间具有限定的临界尺寸cd。胶层156中的残余拉伸应力在栅极结构125的顶部部分中引起颈缩，这减小了它的临界尺寸，并且在栅极结构125的中间部分和/或底部部分中引起弓形，这增大了它的临界尺寸。例如，栅极结构125的顶部部分的侧壁向内弯/弯曲并且使栅极开口145变窄(即，栅极堆叠件150的侧壁之间的距离减小，从而减小栅极开口145的宽度)，并且栅极结构125的中间部分和/或底部部分的侧壁向外弯/弯曲并且使栅极开口145变宽(即，栅极堆叠件150的侧壁之间的距离增大，从而增大栅极开口145的宽度)。在这样的实施例中，响应于胶层156的残余拉伸应力，栅极堆叠件150的侧壁是曲线的并且具有向外弯曲部分(即，远离栅极开口145弯/弯曲的那些)和向内弯曲部分(即，向栅极开口145弯/弯曲的部分)。在一些实施例中，栅极结构125具有凸截面轮廓(即，具有中间和端部的部分，其中中间的宽度大于端部的宽度)。
40.在这样的实施例中，栅极堆叠件150具有不均匀的临界尺寸。例如，栅极堆叠件150具有小于临界尺寸cd的颈缩临界尺寸cdn以及大于临界尺寸cd的弓形临界尺寸cdb。当沉积时，已经观察到胶层156会在栅极堆叠件150中引起比临界尺寸cd小约85％至约90％的颈缩临界尺寸cdn，并且在栅极堆叠件150中引起比临界尺寸cd大约30％至约35％的弓形临界尺寸cdb。在一些实施例中，颈缩临界尺寸cdn比临界尺寸cd小约至约在一些实施例中，弓形临界尺寸cdb比临界尺寸cd大约至约栅极堆叠件150的颈缩部分相对于线a或线a’(即，沿z方向的轴，其表示在沉积胶层156之前栅极堆叠件150和/或栅极结构125的基本上垂直的侧壁)具有颈缩角θ，并且栅极堆叠件150的弓形部分相对于线a或线a’具有弓形角φ。当沉积时，已经观察到胶层156引起大于约5
°
的颈缩角θ和大于约5
°
的弓形角φ。在一些实施例中，栅极结构125的每个层(例如，栅极电介质152、金属栅极层154、胶层156、栅极间隔件135或它们的组合)可以具有具有相应颈缩角的颈缩部分(段)和/或具有相应弓形角的弓形部分(段)。随着ic器件规模和器件尺寸缩小，由应力胶层156引起的栅极结构125和/或栅极堆叠件150的翘曲以及所产生的临界尺寸变化可以显著使栅极开口145变窄并且防止随后形成的金属填充层158完全填充栅极开口145。这可能导致在栅极堆叠件150中形成接缝和/或空隙，这可能显著降低器件性能和/或器件完整性。例如，栅极堆叠件150
中的空隙或接缝可以产生具有与设计规范规定不同的性能特性的器件100。在一些实施例中，栅极堆叠件150中的空隙或接缝可以产生具有不可接受的性能特性的器件100，这可能导致器件100的丢弃。
41.图4a、图4b和图5示出了当由栅极结构125的翘曲、弯曲、颈缩和/或弓形引起的栅极开口145的较窄宽度产生堵塞栅极开口145的金属填充层158时可能出现的接缝和/或空隙。图4a是在沉积金属填充层158之后器件100的部分或全部的局部截面图，图4b是在平坦化工艺之后器件100的部分或全部的局部截面图，并且图5是根据本发明的各个方面的与图4b对应的器件100的顶视图。图4b沿图5的b-b截取。在图4a中，金属填充层158在到达和/或填充栅极开口145的中间和/或底部之前填充栅极开口145的顶部，并且在胶层156和金属填充层158之间的栅极结构125中形成空隙160a。在图4b和图5中，平坦化工艺从介电层140的顶面上方去除过量的栅极材料以形成栅极堆叠件150。平坦化工艺也沿z方向减小了介电层140的厚度和栅极结构125的高度。在这样的实施例中，平坦化工艺可以去除金属填充层158并且到达空隙160a，从而在栅极堆叠件150中形成暴露胶层156的接缝160a’。接缝160a’是栅极开口145的未填充部分并且在栅极堆叠件150中形成间隙或开口。接缝160a’具有沿y方向的宽度wa。在一些实施例中，宽度wa为约至约
42.图6a、图6b和图7示出了当由栅极结构125的翘曲、弯曲、颈缩和/或弓形引起的栅极开口145的较窄宽度在栅极开口145中产生金属填充层158的夹断时可能出现的接缝和/或空隙。图6a是在沉积金属填充层158之后器件100的部分或全部的局部截面图，图6b是在平坦化工艺之后器件100的部分或全部的局部截面图，并且图7是根据本发明的各个方面的与图6b对应的器件100的顶视图。图6b沿图7的b-b截取。在图6a中，金属填充层158在完全填充栅极开口145之前填充或封闭(夹断)栅极开口145的顶部，并且在栅极结构125中形成空隙160b。空隙160b是栅极开口145的位于金属填充层158内的未填充部分。在图6b和图7中，平坦化工艺从介电层140的顶面上方去除过量的栅极材料以形成栅极堆叠件150。平坦化工艺也沿z方向减小了介电层140的厚度和栅极结构125的高度。在这样的实施例中，平坦化工艺可以去除金属填充层158并且到达空隙160b，从而在栅极堆叠件150中形成接缝160b’。接缝160b’是栅极开口145的未填充部分并且在栅极堆叠件150中形成间隙或开口。接缝160b’具有沿y方向的宽度wb。在一些实施例中，宽度wb为约至约在所描绘的实施例中，接缝160b’的宽度wb(在金属填充层158的侧壁部分之间)小于接缝160a’的宽度wa(在胶层156的侧壁部分之间)。
43.随着器件100经历进一步处理，已经观察到接缝160a’和/或接缝160b’为化学物质和/或杂质提供路径以损坏栅极堆叠件150和/或沟道区域110。例如，在随后处理期间进入接缝160a’和/或接缝160b’的化学物质和/或杂质可以改变金属填充层158、胶层156、金属栅极层154、栅极介电层152、界面层152a或它们的组合的物理和/或电特性。在另一实例中，在随后的蚀刻工艺期间，蚀刻剂可以进入接缝160a’和/或接缝160b’并且不期望地去除栅极堆叠件150的部分并且在一些实施例中暴露沟道区域110。在另一实例中，在随后处理期间进入接缝160a’和/或接缝160b’的化学物质和/或杂质可以改变沟道区域110的物理和/或电学特性，特别是当沟道区域110由于栅极堆叠件150的部分的无意去除而暴露时。在一些实施例中，由进入接缝160a’和/或接缝160b’的化学物质和/或杂质引起的对栅极堆叠件
150和/或沟道区域110的损坏可能使器件100无法操作。
44.本发明解决了这些挑战并且通过减小胶层156中的应力以及对应地消除或减小栅极结构125的可能产生这样的空隙和/或接缝的翘曲来消除或显著减小栅极堆叠件150中的空隙和/或接缝。例如，返回图3a至图3i，在图3f和图3g中，对胶层156(图3f)实施应力减小处理170，从而提供应力处理胶层156’(图3g)。应力减小处理170改变胶层156的性质和/或特性以减小其残余应力，从而使得应力处理胶层156’具有小于胶层156的残余应力的残余应力。例如，应力减小处理170将残余拉伸应力(例如，大于0gpa)转换成残余压缩应力(例如，小于0pa)，其中0gpa的残余应力表示中和应力或无应力金属层。在一些实施例中，胶层156具有约1.0gpa至约3gpa的残余应力(即，残余拉伸应力)，并且应力处理胶层156’具有约-2.5gpa至约0.8gpa的残余应力(即，残余压缩应力、中和应力或可忽略的残余拉伸应力)。具有约-2.5gpa至约0.8gpa的残余应力的应力处理胶层156’表现出最小至没有翘曲、弯曲、颈缩和/或弓形，这对应地消除或显著减小了栅极结构125的翘曲以及栅极堆叠件150中的空隙和/或接缝的形成。相反，具有大于约0.8gpa或小于约-2.5gpa的残余应力的胶层仍可以表现出不期望的翘曲、弯曲、颈缩和/或弓形，这可能引起栅极结构125的翘曲，这可能导致在栅极堆叠件150中形成空隙和/或接缝。
45.应力减小处理170减小了栅极结构125和/或栅极堆叠件150中的弓形、颈缩和/或其它轮廓变化。例如，栅极堆叠件150和栅极间隔件135在应力减小处理170之后具有基本上垂直的侧壁，并且在应力减小处理170之后在栅极结构125和/或栅极堆叠件150中观察到最小的(至没有)弓形和/或颈缩。在应力减小处理170之后在栅极结构125和/或栅极堆叠件150中观察到颈缩部分和/或弓形的实施例中，颈缩临界尺寸cdn比临界尺寸cd小约0％至约15％，并且弓形临界尺寸cdb比临界尺寸cd大约0％至约5％。换句话说，栅极堆叠件150中的临界尺寸cd和颈缩临界尺寸cdn和/或弓形临界尺寸cdb之间的差异在应力减小处理170之后显著更小。在一些实施例中，颈缩临界尺寸cdn和临界尺寸cd之间的任何可观察到的差异小于约在一些实施例中，弓形临界尺寸cdb和临界尺寸cd之间的任何可观察到的差异小于约此外，任何观察到的颈缩角θ小于约5
°
并且任何观察到的弓形角φ小于约5
°
。在一些实施例中，观察到的颈缩角θ为约2
°
至约4
°
(例如，3.5
°
)。在一些实施例中，观察到的弓形角为约2
°
至约4
°
(例如，3.5
°
)。因此，具有应力处理胶层156’的栅极堆叠件150具有从顶部至底部基本上相同的临界尺寸cd(即，基本上均匀的临界尺寸)。在这样的实施例中，栅极结构125和/或栅极堆叠件150具有矩形截面轮廓。在一些实施例中，在栅极结构125和/或栅极堆叠件150表现出轻微颈缩和/或弓形的情况下，栅极结构125和/或栅极堆叠件150可以具有凹形截面轮廓(即，具有中间和端部的部分，其中中间的宽度小于端部的宽度)。但是，应该指出，应力处理胶层156’中的小于约-2.5gpa的残余应力(即，较大的压缩残余应力)可能引起颈缩，颈缩使栅极开口145变窄足以引起不期望的空隙和/或接缝形成。此外，具有比临界尺寸cd小15％以上的颈缩临界尺寸cdn的栅极结构和/或栅极堆叠件、比临界尺寸cd大5％以上的弓形临界尺寸cdb、大于的临界尺寸差异、大于约5
°
的颈缩角θ、大于约5
°
的弓形角φ或它们的组合仍可能表现出不期望的翘曲、弯曲、颈缩和/或弓形。
46.在一些实施例中，应力减小处理170减小胶层156中的d-间隔(即，材料中平行晶面之间的距离)以减小其残余应力。例如，胶层156具有大于约的d-间隔，应力处理胶
层156’具有小于或等于约的d-间隔，并且应力处理胶层156’具有小于胶层156的残余应力的残余应力(即，减小d-间隔减小了残余应力)。在一些实施例中，应力减小处理170增大胶层156中钛与氮的比率(即，ti/n比率)以减小其残余应力。例如，胶层156具有小于约1.0(例如，约0.8至约1.0)的ti/n比率，应力处理胶层156’具有大于约1.0(例如，约1.3至约2.0)的ti/n比率，并且应力处理胶层156’具有小于胶层156的残余应力的残余应力。在一些实施例中，应力减小处理170结合和/或增大胶层156中的非金属物质的量以减小其残余应力。例如，胶层156基本上不含非金属物质(例如，氩(ar)、氧(o)、氟(f)、氢(h)、其它合适的非金属物质或它们的组合)，应力处理胶层156’包括非金属物质(例如，ar、o、f、h、其它非金属物质或它们的组合)，并且应力处理胶层156’具有小于胶层156的残余应力的残余应力(即，增大非金属物质的量减小了残余应力)。在另一实例中，胶层156包括非金属物质的第一浓度(例如，可忽略的量)，应力处理胶层156’包括非金属物质的大于第一浓度的第二浓度，并且应力处理胶层156’具有小于胶层156的残余应力的残余应力。
47.在一些实施例中，应力减小处理170是利用掺杂剂物质(也称为注入物质和/或离子)轰击胶层156以改变其应力特性的离子注入工艺。例如，使用约0.5千电子伏(kev)至约5kev的注入能量和约1
×
10
14
cm-3
至约1
×
10
16
cm-3
的注入剂量在胶层156中注入ar、n、o、f、其它合适的掺杂剂物质或它们的组合。可以实现约5
°
至约15
°
的倾斜角以在胶层156中注入掺杂剂物质，其中倾斜角在入射离子束方向和衬底105的法线方向之间。为了确保应力处理胶层156’具有足够低的残余应力(例如，小于约0.8gpa)以消除(或显著减小)栅极结构125和/或栅极堆叠件150的弓形和/或颈缩，离子注入工艺配置为提供具有大于约9
×
10
16
cm-3
的非金属掺杂剂物质(例如，ar、n、o、f、其它非金属掺杂剂物质或它们的组合)的浓度的应力处理胶层156’。掺杂剂物质在应力处理胶层156’中渗透胶层156至深度d(图3g)。离子注入工艺配置为在胶层156中注入足够深的掺杂剂物质以充分改变胶层156的性质和/或特性，并且减小其残余应力，同时确保掺杂剂物质不到达(或仅可忽略量的掺杂剂物质到达)下面的栅极层，诸如金属栅极层154和/或栅极介电层152。因此深度d小于或等于厚度t。在一些实施例中，深度d为约至约在一些实施例中，利用掺杂剂物质轰击胶层156以可以减小应变/应力的方式破坏和/或修改胶层156的晶格结构。在这样的实施例中，胶层156和应力处理胶层156’具有不同的晶格结构(例如，应力处理胶层156’具有更松弛的晶格结构和/或更小的d-间隔)和不同的残余应力特性(例如，应力处理胶层156’表现出较少的残余应力)。
48.在一些实施例中，应力减小处理170是将氩引入至胶层156的氩离子注入工艺。在这样的实施例中，在离子注入工艺期间，进入工艺室的含氩气体(例如，ar)的流速为约1,000标准立方厘米每分钟(sccm)至约5,000sccm。在一些实施例中，应力减小处理170是将氮引入至胶层156的氮离子注入工艺。在这样的实施例中，在离子注入工艺期间，进入工艺室的含氮气体(例如，n2)的流速为约1,000sccm至约2,000sccm。在一些实施例中，应力减小处理170是将氧引入至胶层156的氧离子注入工艺。在这样的实施例中，在离子注入工艺期间，进入工艺室的含氧气体(例如，o2)的流速为约1,000sccm至约2,000sccm。在一些实施例中，应力减小处理170是将氟引入至胶层156的氟离子注入工艺。在这样的实施例中，在离子注入工艺期间，进入工艺室的含氟气体(例如，f2)的流速为约500sccm至约1,500sccm。可以调
整各个离子注入参数以改变胶层156的应力特性并且提供具有期望应力特性的应力处理胶层156’(例如，小于约0.8gpa的残余应力)，诸如注入掺杂剂物质、注入能量(例如，离子束能量)、注入剂量、注入角度(例如，倾斜角)、注入气体成分(例如，掺杂剂源气体的类型和/或载气的类型)、掺杂剂气体流速、载气流速、注入温度、注入时间、其它合适的离子注入参数或它们的组合。例如，大于所提供实例的上端的注入能量、注入剂量、倾斜角和掺杂剂气体流速可能引起应力处理胶层156’、金属栅极层154、栅极介电层152、界面层152a或它们的组合中的缺陷(例如，物理缺陷，诸如凹坑缺陷和/或电气缺陷)和/或不期望地改变应力处理胶层156’、金属栅极层154、栅极介电层152、界面层152a或它们的组合的性质/特性(例如，不期望的阈值电压偏移)，而小于所提供实例的下端的那些将不会充分减小胶层156中的残余应力以消除或显著减小栅极结构125的翘曲(即，应力处理胶层156’可以仍具有过高的残余拉伸应力(例如，大于0.8gpa))。在一些实施例中，注入能量、注入剂量、倾斜角和掺杂剂气体流速的值取决于胶层156的厚度。
49.在一些实施例中，应力减小处理170是在气体气氛中加热胶层156以改变其应力特性的热工艺，诸如退火工艺。例如，在包括含氧气体(例如，o2)和/或含氢气体(例如，h2)的工艺室中在约300℃至约500℃的温度下退火胶层156。在这样的实施例中，在应力减小处理170期间将氧和/或氢引入至胶层156并且应力处理胶层156’包括氧和/或氢。换句话说，胶层156经历氧化工艺和/或氢化工艺。在一些实施例中，在o2退火之后，应力处理胶层156’中的氧浓度大于约9
×
10
16
cm-3
。在一些实施例中，在h2退火之后，应力处理胶层156’中的氢浓度大于约9
×
10
16
cm-3
。在一些实施例中，在退火工艺期间进入工艺室的气体(例如，o2和/或h2)的流速为约100sccm至约200sccm。在一些实施例中，退火工艺在约3托至约50托的压力下实施。在一些实施例中，退火工艺是快速热退火(rta)。可以调整各个退火参数以改变胶层156的应力特性并且提供具有期望应力特性的应力处理胶层156’(例如，小于约0.8gpa的残余应力)，诸如退火温度、退火压力、退火时间、退火气体成分、退火气体流速、其它合适的退火参数或它们的组合。例如，大于所提供实例的上端的退火温度、退火气体流速和退火压力可以以引起器件100中不期望的阈值电压偏移的方式改变胶层156、金属栅极层154、栅极介电层152、界面层152a或它们的组合的性质，而小于所提供实例的下端的那些将不会减小残余应力至足以消除或显著减小栅极结构125的翘曲。本发明也考虑了在其它气体环境中退火胶层156，从而使得应力处理胶层156’可以包括除或除了氧和/或氢之外的其它成分，这取决于退火气体成分。
50.在胶层156经受氧退火的实施例中(即，在包括含氧气体的工艺室中)，在氧退火之前，器件100可以经受湿清洁工艺。例如，可以在氧退火之前对胶层156实施臭氧去离子水(dio3)清洁工艺。在这样的实施例中，具有约30ppm至约100ppm的臭氧浓度的dio3溶液可以施加至胶层156，同时其上形成有器件100的晶圆在约240转每分钟(rpm)至约500rpm的速度下旋转。
51.在图3h中，在衬底105上方形成金属填充(或块状)层158。金属填充层158设置在应力处理胶层156’上并且填充栅极开口145的剩余部分。在一些实施例中，金属填充层158具有约至约的厚度。因为应力减小处理170提供了应力处理胶层156’，所以栅极结构125具有最小至没有翘曲，栅极开口145的宽度沿栅极结构125的高度基本上均匀，并且金属填充层158可以完全填充栅极开口145的剩余部分，而不会在栅极堆叠件150中形
成空隙。例如，栅极开口145的基本上均匀宽度减小了金属填充层158在填充之前堵塞或夹断栅极开口145的可能性。金属填充层158包括合适的导电材料，诸如al、w、cu、其它金属、金属氧化物、金属氮化物、其它合适的导电材料或它们的组合。金属填充层158通过ald、pvd、cvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的方法或它们的组合来形成。在所描绘的实施例中，金属填充层158是通过pvd或cvd形成的钨层。
52.转至图3i，实施平坦化工艺以从器件100去除过量的栅极材料。例如，实施cmp工艺直至到达(暴露)介电层140的顶面。在一些实施例中，继续cmp工艺并且减小介电层140的厚度，并且对应地减小栅极结构125的高度。在所描绘的实施例中，在cmp工艺之后，栅极结构125的顶部与介电层140的顶部基本上共面，并且栅极材料的填充栅极开口145的剩余部分形成栅极结构125的栅极堆叠件150。栅极堆叠件150包括栅极电介质(例如，界面层152a和栅极介电层152)和栅电极(例如，金属栅极层154、应力处理胶层156’和金属填充层158)。在栅极介电层152是高k介电层的情况下，栅极堆叠件150可以称为高k/金属栅极。因为在形成金属填充层158之前实施应力减小处理170以提供应力处理胶层156’，所以栅极结构125具有最小至没有翘曲，并且金属填充层158可以完全填充栅极开口145的剩余部分而不在栅极堆叠件150中形成空隙。因此，栅极堆叠件150中不具有任何接缝，诸如接缝160a’和/或接缝160b’(如上所描述，当在栅极堆叠件150中形成空隙时发生这种情况，因为金属填充层158不足以填充栅极开口145的剩余部分，这是因为由胶层156的残余拉伸应力引起的栅极结构125的翘曲轮廓)。在一些实施例中，可以在栅极堆叠件150中形成可忽略的接缝，诸如具有小于约的宽度的接缝。小于约的接缝很少导致对栅极堆叠件150和/或沟道区域110的损坏，诸如上面关于接缝160a’和/或接缝160b’所描述的那些。因此，为了本发明的目的，具有可忽略的接缝(即，具有小于约的宽度的接缝)的栅极堆叠件(诸如栅极堆叠件150)被认为是无接缝的。
53.在一些实施例中，器件100是包括沟道(例如，沟道区域110)、源极/漏极(例如，外延源极/漏极120)和栅极(例如，具有沿栅极堆叠件150的侧壁设置的栅极间隔件135的栅极结构125)的晶体管。栅极接合限定在源极/漏极之间的沟道，并且在操作期间电流可以在源极/漏极之间(例如，源极和漏极之间，反之亦然)流动。在一些实施例中，器件100是finfet，沟道区域110是半导体鳍的从衬底105延伸的部分，栅极堆叠件150在y-z平面中位于半导体鳍(以及因此沟道区域110)的顶部上，并且栅极堆叠件150在x-z平面中包裹半导体鳍(以及因此沟道区域110)，诸如在图1中(即，栅极堆叠件150设置在半导体鳍的顶部和侧壁上)。在一些实施例中，器件100是gaa晶体管，诸如图10中所描绘。在图10中，沟道区域110是浮置在衬底105上方的至少一个半导体层(即，沟道层)，栅极堆叠件150在y-z平面中位于至少一个半导体层(以及因此沟道区域110)的顶部和底部上(即，栅极堆叠件150也位于沟道区域110和衬底105之间)，并且栅极堆叠件150在x-z平面中围绕至少一个半导体层(以及因此沟道区域110)(即，栅极堆叠件150设置在至少一个半导体层的顶部、底部和侧壁上)。在这样的实施例中，内部间隔件180设置在栅极堆叠件150和外延源极/漏极120之间。在这样的实施例中，在栅极开口145中形成栅极堆叠件150之前，实施沟道释放工艺以提供具有浮置在衬底105上方的至少一个半导体层的沟道区域110(即，在沟道释放工艺之后，半导体层不物理接触衬底105)。例如，在栅极开口145暴露具有第一半导体层(例如，硅锗层)和第二半导体
层(例如，硅层)的半导体层堆叠件的情况下，选择性去除第一半导体层以在第二半导体层之间以及第二半导体层和衬底105之间形成气隙，从而将第二半导体层浮置在衬底105上方。第二半导体层沿z方向垂直堆叠并且提供具有一个或多个沟道的的沟道区域110，电流可以通过该沟道在外延源极/漏极120之间流动。在一些实施例中，实施蚀刻工艺以选择性蚀刻第一半导体层，而最少(至不)蚀刻第二半导体层、衬底105、栅极间隔件135、介电层140和/或内部间隔件。在一些实施例中，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比硅(即，第二半导体层和衬底105)和介电材料(即，栅极间隔件135、介电层140和/或内部间隔件)高的速率蚀刻硅锗(即，第一半导体层)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。蚀刻工艺是干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。在一些实施例中，在实施蚀刻工艺之前，可以实施氧化工艺以将第一半导体层转化为硅锗氧化物部件，其中然后蚀刻工艺去除硅锗氧化物部件。在一些实施例中，在去除第一半导体层期间和/或之后，实施蚀刻工艺以修改第二半导体层的轮廓以实现用于沟道区域110的目标尺寸和/或目标形状。
54.在一些实施例中，器件100的制造可以继续形成各个接触件以促进器件100的操作。例如，可以在栅极结构125(包括栅极堆叠件150)和介电层140上方形成类似于介电层140的一个或多个介电层。然后可以在介电层140和/或设置在介电层140上方的介电层中形成接触件。例如，分别形成与栅极堆叠件150和器件100的外延源极/漏极120中的一个或两个物理和/或电耦合的接触件。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其它合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施例中，设置在介电层140上方的介电层和接触件(例如，延伸穿过介电层140和/或设置在其中的介电层的栅极接触件和源极/漏极接触件)是mli部件的设置在衬底105上方的部分，如上所描述。mli部件可以包括配置为形成垂直互连部件(诸如接触件和/或通孔)和/或水平互连部件(诸如线)的金属层和介电层的组合。各个导电部件包括类似于接触件的材料。在一些实施例中，使用镶嵌工艺和/或双重镶嵌工艺来形成mli部件。
55.图8a至图8g是根据本发明的各个方面的处于各个制造阶段(诸如与图2中的方法50相关的那些)的器件200的部分或全部的局部示意图。器件200可以包括在微处理器、存储器和/或其它集成电路器件中。器件200可以是ic芯片的部分、soc或它们的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、pfet、nfet、mosfet、cmos晶体管、bjt、ldmos晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。为了清楚起见，已经简化了图8a至图8g以更好地理解本发明的发明构思。可以在器件200中添加额外的部件，并且可以在器件200的其它实施例中替换、修改或消除下面描述的一些部件。
56.图8a至图8g中的器件200的制造在许多方面类似于图3a至图3i中的器件200的制造，除了器件200的制造形成应力处理多层胶层256’而不是应力处理胶层156’。例如，制造开始于接收包括例如衬底105、沟道区域110、外延源极/漏极120、栅极结构125(包括伪栅极130和栅极间隔件135)和介电层140(图8a，它的制造类似于参考图3a描述的那样)的器件前体，去除伪栅极130以形成栅极开口145(图8b，它的制造类似于参考图3b描述的那样)，形成部分填充栅极开口145的栅极介电层152(图8c，它的制造类似于参考图3c描述的那样)，以及在栅极介电层152上方形成金属栅极层154(图8d，它的制造类似于参考图3d描述的那
样)。
57.然后，转至图8e，代替形成单个胶层(诸如胶层156)以及实施应力减小处理170以提供应力处理胶层156’，器件200的制造继续形成具有厚度t的应力处理多层胶层256’。应力处理多层胶层256’部分填充栅极开口145。类似于应力处理胶层156’，应力处理多层胶层256’具有约-2.5gpa至约0.8gpa的残余应力(即，残余压缩应力、中和应力或可忽略的残余拉伸应力)并且因此其表现出最小至没有翘曲、弯曲、颈缩和/或弓形，这对应地消除或显著减小了栅极结构125的翘曲，如从图8e可以看出。具有应力处理多层胶层256’的栅极堆叠件150具有类似于上面针对具有应力处理胶层156’的栅极堆叠件150描述的那样的轮廓，诸如基本上均匀的临界尺寸和/或颈缩临界尺寸cdn、弓形临界尺寸cdb、临界尺寸差异、颈缩角θ、弓形角φ、或它们的组合，如上所描述。
58.应力处理多层胶层256’包括由金属层260分隔开的胶子层256。在所描绘的实施例中，应力处理多层胶层256’包括三个胶子层256和两个金属层260，其中胶子层256中的第一个物理接触金属栅极层154，金属层260中的第一个位于胶子层256中的第一个和胶子层256中的第二个之间，并且金属层260中的第二个位于胶子层256中的第二个和胶子层256中的第三个之间。胶子层256具有厚度t1，并且金属层260具有厚度t2。在一些实施例中，厚度t1为约至约在一些实施例中，厚度t2为约至约应力处理多层胶层256’包括促进金属栅极层154和金属填充层158之间的粘合的材料，诸如包括金属(例如，w、al、ta、ti、ni、cu、co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物、金属合金或它们的组合的材料。例如，胶子层256包括金属和氮，并且金属层260包括金属。在所描绘的实施例中，胶子层256是氮化钛层(例如，tin层)，并且金属层260是钛层(例如，ti层)。在一些实施例中，胶子层256是氮化钽层(例如，tan层)，并且金属层260是钽层(例如，ta层)。如下面进一步描述，当形成应力处理多层胶层256’时实施氢毒化工艺，从而使得胶子层256和/或金属层260也包括氢。例如，胶子层256包括钛、氮和氢，和/或金属层260包括钛和氢。胶子层256和金属层260通过ald、pvd、cvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的方法或它们的组合来形成。
59.在一些实施例中，形成应力处理多层胶层256’包括将其上制造有器件200的晶圆装载至工艺室中；将晶圆加热至期望的温度(例如，促进形成胶子层256和金属层260所需的化学反应的温度)；实施至少一个胶子层/金属层对(即，包括沉积胶子层(例如，氮化钛层)的沉积循环，在胶子层上方沉积金属层(例如，钛层)，以及实施氢毒化处理(例如，h2浸泡)；以及在至少一个胶子层/金属层对上方沉积顶部胶子层。沉积胶子层256和金属层160可以包括将一种或多种前体和/或载体(例如，h2、n2、ar、其它合适的载气或它们的组合)流入工艺室，其中前体反应和/或分解以形成胶子层256或金属层260。在一些实施例中，沉积胶子层256包括将含钛前体气体(例如，四氯化钛(ticl4)气体)、含氮前体气体(例如，氨(nh3)气体)和载气(例如，h2和/或ar)引入至工艺室允许沉积具有厚度t1的tin材料的持续时间。在一些实施例中，沉积金属层260包括将含钛前体气体(例如，ticl4)和载气(例如，h2和/或ar)引入至工艺室允许沉积具有厚度t2的ti材料的持续时间(反应时间)，诸如约10秒至约120秒。在一些实施例中，实施氢毒化处理包括将含氢气体(例如，h2)引入至工艺室持续足以将氢结合至胶子层256和/或金属层260中的持续时间，诸如约10秒至约30秒。在一些实施例中，应力处理多层胶层256’中的氢浓度为约0.5原子百分比(at％)至约1at％。在一些实施
例中，当形成应力处理多层胶层256’时，工艺室中保持的温度为约400℃至约500℃。形成应力处理多层胶层256’还可以包括从工艺室清除任何剩余的前体(例如，未反应的前体)、载体和/或副产物。在一些实施例中，在沉积每个胶子层之后净化工艺室，例如，以在沉积金属层之前去除含氮副产物。在一些实施例中，在沉积每个金属子层之后净化工艺室。在一些实施例中，在每个氢毒化处理之后净化工艺室。在一些实施例中，在最后沉积循环之后并且在沉积顶部胶子层之前净化工艺室。
60.可以调整各个沉积参数和氢毒化处理参数以改变应力处理多层胶层256’、胶子层256、金属层260或它们的组合的应力特性，并且提供具有期望应力特性(例如，小于约0.8gpa的残余应力)的应力处理多层胶层256’，诸如沉积前体类型、沉积前体流速、载气类型、载气流速、沉积压力、沉积温度、沉积功率、沉积时间、氢毒化处理前体类型、氢毒化处理期间的氢气流速、氢毒化处理时间、氢毒化处理温度、其它合适的沉积参数、其它氢毒化处理参数或它们的组合。例如，大于所提供实例的上端的沉积温度、沉积时间和氢处理时间可以以引起器件200中不期望的阈值电压偏移的方式改变金属层260、胶子层256、金属栅极层154、栅极介电层152、界面层152a或它们的组合的性质，而小于所提供实例的下端的那些将不会减小残余应力至足以消除或显著减小栅极结构125的翘曲。当沉积胶子层256时的含钛前体的流速可以与当沉积金属层260时的含钛前体的流速相同或不同。当沉积金属层260时的氢气流速可以与当实施氢毒化处理时的氢气流速相同或不同。当沉积胶子层256时使用的含钛前体可以与当沉积金属层260时使用的含钛前体相同或不同。
61.然后图8f和图8g中的器件200的制造继续分别类似于图3h和图3i中的器件100的制造。例如，制造包括在应力处理多层胶层256’上方形成金属填充层158(图8f，它的制造类似于参考图3h描述的那样)以及实施平坦化工艺以从器件200去除过量的栅极材料，从而形成栅极堆叠件150(图8g，它的制造类似于参考图3i描述的那样)。在图8g中，栅极堆叠件150包括栅极电介质(例如，界面层152a和栅极介电层152)和栅电极(例如，金属栅极层154、应力处理多层胶层256’和金属填充层158)。因为应力处理多层胶层256’具有足够低的残余应力(例如，小于约0.8gpa并且大于约-2.5gpa)，所以栅极结构125具有最小至没有翘曲，并且金属填充层158可以完全填充栅极开口145的剩余部分而不在栅极堆叠件150中形成空隙。因此，具有应力处理多层胶层256’的栅极堆叠件150中不具有任何接缝，诸如接缝160a’和/或接缝160b’(如上所描述，当在栅极堆叠件150中形成空隙时发生这种情况，因为金属填充层158不足以填充栅极开口145的剩余部分，这是因为由胶层的残余拉伸应力引起的栅极结构125的翘曲轮廓)。本发明也考虑了如图10中所描绘的那样配置的器件200，其包括具有应力处理多层胶层256’的栅极堆叠件150。
62.图9a和图9b提供了根据本发明的各个方面的用于其上制造有包括具有胶层的栅极堆叠件的器件的晶圆的实验数据。图9a是通过电子束检查(ebi)获得的缺陷计数作为胶层的d-间隔(以为单位)的函数的示例性曲线图310。通过ebi检测到的缺陷可以包括栅极堆叠件中的空隙和/或接缝。在图9a中，针对四个晶圆评估了胶层的ebi和d-间隔：
63.a1，包括具有未经受应力减小处理的胶层的栅极堆叠件的器件的晶圆，诸如上面参考图4a、图4b、图5、图6a、图6b和图7所描述；
64.a2，包括具有应力处理胶层的栅极堆叠件的器件的晶圆，其中应力减小处理是离子注入工艺，诸如上面参考图3a至图3i所描述；
65.a3，包括具有应力处理胶层的栅极堆叠件的器件的晶圆，其中应力减小处理是热工艺，诸如上面参考图3a至图3i所描述；以及
66.a4，包括具有应力处理多层胶层的栅极堆叠件的器件的晶圆，诸如上面参考图8a至图8g所描述。
67.图9b是通过ebi获得的缺陷计数作为胶层的应力(以gpa为单位)的函的示例性曲线320。在图9b中，针对六个晶圆评估了ebi和胶层的应力：
68.b1，包括具有未经受应力减小处理的胶层的栅极堆叠件的器件的晶圆，诸如上面参考图4a、图4b、图5、图6a、图6b和图7所描述；
69.b2，包括具有应力处理胶层的栅极堆叠件的器件的晶圆，其中应力减小处理是离子注入工艺，诸如上面参考图3a至图3i所描述；
70.b3和b4，包括具有应力处理胶层的栅极堆叠件的器件的晶圆，其中应力减小处理是热工艺，诸如上面参考图3a至图3i所描述；以及
71.b5和b6，包括具有应力处理多层胶层的栅极堆叠件的器件
72.的晶圆，诸如上面参考图8a至图8g所描述。
73.从图9a和图9b可以看出，缺陷(诸如栅极堆叠件中的空隙和/或接缝)与栅极堆叠件的胶层的d-间隔和/或栅极堆叠件的胶层的残余应力成正比。换句话说，缺陷随着栅极堆叠件的胶层的d-间隔和/或残余应力减小而减少，并且缺陷随着栅极堆叠件的胶层的d-间隔和/或残余应力增大而增大。例如，包括具有经受应力减小处理的胶层的栅极堆叠件的器件的晶圆(例如，a2-a4和b2-b6)具有比包括具有未经受应力减小处理的胶层的栅极堆叠件的器件的晶圆(例如，a1和b1)更少的缺陷，并且具有经受应力减小处理胶层的晶圆(例如，a2-a4和b2-b6)具有比具有未经受应力减小处理的胶层的晶圆(例如，a1和b1)更小的d-间隔和更少的残余应力。在图9a的曲线图310中，拟合至用于晶圆a1-a4的实验数据的线a指示缺陷随着栅极堆叠件的胶层的d-间隔减小而减小。在图9b的曲线图320中，拟合至用于晶圆b1-b6的实验数据的线b指示缺陷随着栅极堆叠件的胶层的残余应力减小而减小。因此，提供具有应力处理胶层的栅极堆叠件，诸如应力处理胶层156’和应力处理多层胶层256’，可以显著减小和/或消除栅极堆叠件的翘曲，这对应地减小和/或消除了栅极堆叠件中的空隙和/或接缝，并且减小和/或消除了对沟道区域(在其上方制造栅极堆叠件)的损坏。不同的实施例可以具有不同的优势，并且没有特定优势是任何实施例必要的。
74.本发明提供了许多不同的实施例。本文公开了用于形成具有改善的轮廓(例如，最小至没有翘曲、弯曲、弓形和颈缩和/或基本上垂直的侧壁)和相关栅极结构的栅极堆叠件(例如，高k/金属栅极)的各种方法，这可以在多种器件类型中实现。例如，本文描述的栅极堆叠件适合于平面场效应晶体管(fet)、多栅极晶体管，诸如鳍式fet(finfet)、全环栅(gaa)晶体管、欧米茄栅(ω-栅)器件、π栅(π-栅)器件或它们的组合以及应变半导体器件、绝缘体上硅(soi)器件、部分耗尽soi器件、全耗尽soi器件、其它器件或它们的组合。本发明考虑了普通技术人员可以认识到可以受益于本文描述的栅极堆叠件和/或栅极形成技术的其它ic器件。
75.用于形成栅极堆叠件的示例性方法包括：在沟道区域上沉积栅极介电层；在栅极介电层上沉积功函层；在功函层上形成应力处理胶层；以及在应力处理胶层上沉积金属填充层。在一些实施例中，在功函层上方形成应力处理胶层包括在功函层上方沉积金属氮化
物层以及将非金属物质引入至金属氮化物层。非金属物质是氩、氮、氟、氧、氢或它们的组合。在一些实施例中，通过离子注入工艺将非金属物质引入至金属氮化物层。在一些实施例中，通过在气体气氛中实施的热工艺将非金属物质引入至金属氮化物层。在一些实施例中，在功函层上方形成应力处理胶层包括：在功函层上方沉积第一胶子层；在第一胶子层上方沉积金属层；在金属层上方沉积第二胶子层；以及实施氢毒化处理。
76.在一些实施例中，栅极堆叠件具有比栅极堆叠件的预定临界尺寸大约30％至约35％的弓形临界尺寸，并且将非金属物质引入至金属氮化物层配置为减小弓形临界尺寸，从而使得弓形临界尺寸比预定临界尺寸大约0％至约5％。在一些实施例中，金属氮化物层具有第一d-间隔并且将非金属物质引入至金属氮化物层配置为将第一d-间隔减小至第二d-间隔。在一些实施例中，金属氮化物层具有第一氮浓度，并且将非金属物质引入至金属氮化物层配置为将第一氮浓度增大至第二氮浓度。
77.另一示例性方法包括：形成暴露沟道区域的栅极开口；在栅极开口中形成栅极介电层；在栅极介电层上方的栅极开口中形成功函层；在功函层上方的栅极开口中形成金属胶层；对金属胶层实施应力减小处理；以及在应力减小处理之后，在金属胶层上方的栅极开口中形成金属填充层。栅极介电层、功函层、金属胶层和金属填充层形成填充栅极开口的栅极结构的栅极堆叠件。在一些实施例中，金属胶层具有残余拉伸应力，并且对金属胶层实施应力减小处理包括将残余拉伸应力改变为残余压缩应力。在一些实施例中，金属胶层具有大于约1.0gpa的残余应力，并且对金属胶层实施应力减小处理包括将残余应力减小至小于约1.0gpa。在一些实施例中，栅极结构具有第一栅极间隔件和第二栅极间隔件，栅极开口位于第一栅极间隔件和第二栅极间隔件之间，在栅极开口中形成金属胶层之前，第一栅极间隔件和第二栅极间隔件之间存在第一距离，在栅极开口中形成金属胶层之后，第一栅极间隔件和第二栅极间隔件之间存在第二距离，并且调整应力减小处理以将第二距离减小至第一距离。在一些实施例中，对金属胶层实施应力减小处理包括对金属胶层实施离子注入工艺。在一些实施例中，对金属胶层实施应力减小处理包括在气体气氛中退火金属胶层，并且在一些实施例中，在气体气氛中退火金属胶层之前实施湿清洁工艺。
78.示例性器件包括设置在外延源极/漏极之间的沟道区域以及设置在沟道区域上方的栅极堆叠件。栅极堆叠件包括栅极介电层、位于栅极介电层上方的功函层、位于功函层上方的金属胶层以及位于金属胶层上方的金属填充层。金属胶层具有约-2.5吉帕斯卡(gpa)至约0.8gpa的残余应力。在一些实施例中，金属胶层包括金属和非金属掺杂剂，并且非金属掺杂剂的浓度大于约9
×
10
16
cm-3
。在一些实施例中，金属胶层包括设置在第一胶子层和第二胶子层之间的金属层，第一胶子层和第二胶子层包括金属和氮，并且金属层包括金属。在一些实施例中，金属胶层是氮化钛层，并且氮化钛层中的氮与钛的比率为约1.3至约2。
79.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。