一种低应力Low-K半导体器件封装结构及其制造方法与流程

一种低应力low-k半导体器件封装结构及其制造方法
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种低应力low-k半导体器件封装结构及其制造方法。


背景技术：

2.随着超大规模集成电路的高速发展，芯片的集成度不断提高，特征尺寸不断减小。金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大，从而使rc延时电路延迟时间、串扰噪声和功耗等增加，这些问题成为集成电路进一步发展的制约因素。为了解决上述问题，提高芯片的速度，一方面用采用cu金属互连线代替a1（铝）金属，减少电阻，降低金属互连层间绝缘层的介电常数。
3.low-k（低介电常数）技术就是就是寻找介电常数(k)较小的材料作为芯片内部电路层之间的绝缘介质，防止各层电路的相互干扰，以提升芯片的稳定性和工作频率。集成电路的速度由晶体管的栅延时和信号的传播延时共同决定，在集成电路内，rc延时电路延迟时间决定于电阻r与电容c的乘积值，其值越小，速度越快，r值由材料的性质决定，因此降低电容值就可改善线路的传输速度，提升芯片速度。因此，low-k器件的封装对于目前的半导体技术的发展显得尤为重要。
4.而对于low-k器件封装，铜柱凸块的弹性模量和刚度较大，而low-k材料的强度较低，在凸块加工过程中或是后续可靠性测试中，由于凸块引入较大的结构应力容易使low-k层发生结构损坏导致器件失效。
5.在现有技术cn102376668b中公开了一种覆晶封装结构，其图5中提供了一种铜柱凸块的结构，其中，铜柱凸块搭设在两个开孔中，虽然能够一定程度的减小凸块引入的结构应力，但凸块的中部仍然存在凸块带来的应力，整体凸块对于介质层的压力还是较大。


技术实现要素：

6.本发明的目的在于克服现有技术中存在凸块引入较大应力的问题，提供了一种低应力low-k半导体器件封装结构及其制造方法。
7.本发明的目的是通过以下技术方案来实现的：在一个方案中，本发明提供一种低应力low-k半导体器件封装结构，包括依次连接的芯片层、布线层、介质层和应力缓冲层，所述布线层上设有开孔，所述开孔中铺设有种子层，所述应力缓冲层的左右两端分别搭设在所述布线层的左右两端，所述应力缓冲层的中间呈孤岛型，将一个所述开孔分割成多个连接孔，每一个连接孔中对应连接一个金属凸块，所述金属凸块的两端分别搭设在所述应力缓冲层上。
8.作为一优选项，一种低应力low-k半导体器件封装结构，所述应力缓冲层的中心为一个孤岛，将所述开孔分割成两个连接孔，所述金属凸块的两端分别搭设在所述应力缓冲层的孤岛以及所述应力缓冲层的左端或右端。
9.作为一优选项，一种低应力low-k半导体器件封装结构，所述应力缓冲层包括依次
连接的第一应力缓冲层和第二应力缓冲层。
10.作为一优选项，一种低应力low-k半导体器件封装结构，所述第一应力缓冲层和第二应力缓冲层均为pi缓冲层，其中，pi缓冲层指的是聚酰亚胺缓冲层。
11.作为一优选项，一种低应力low-k半导体器件封装结构，所述种子层为ti（钛）或cu（铜）。
12.作为一优选项，一种低应力low-k半导体器件封装结构，所述应力缓冲层的左右两端均为凹槽形状。
13.作为一优选项，一种低应力low-k半导体器件封装结构，所述金属凸块为铜柱凸块。
14.作为一优选项，一种低应力low-k半导体器件封装结构，所述铜柱凸块上铺设有snag层，snag指的是银化锡。
15.在另一个方案中，本发明提供一种低应力low-k半导体器件封装结构的制造方法，所述方法包括：s1、在芯片层上制作一层布线层；s2、在所述布线层上依次整体沉积介质层和第一应力缓冲层；s3、蚀刻所述第一应力缓冲层和介质层，使第一应力缓冲层和介质层的左右两端均形成凹槽形貌；s4、涂布第二应力缓冲层，在所述介质层和第一应力缓冲层上方直接用光刻方式形成第二应力缓冲层，所述第二应力缓冲层的左右两端形成凹槽形貌，中间呈孤岛型；s5、在所述布线层上的开孔处溅射ti（钛）或cu（铜）形成种子层；s6、光刻所述种子层只露出左右两端凹槽后依次电镀铜柱以及snag（银化锡）层；s7、最后通过去胶、腐蚀不需要的种子层，得到低应力low-k半导体器件。
16.作为一优选项，一种低应力low-k半导体器件封装结构的制造方法，在所述s4中形成多个孤岛。
17.需要进一步说明的是，上述各选项对应的技术特征在不冲突的情况下可以相互组合或替换构成新的技术方案。
18.与现有技术相比，本发明有益效果是：（1）本发明通过将应力缓冲层的左右两端分别搭设在所述布线层的左右两端，应力缓冲层的中间设计成呈孤岛型，将一个所述开孔分割成多个连接孔，每一个连接孔中对应连接一个金属凸块，所述金属凸块的两端分别搭设在所述应力缓冲层上，能够对一个开孔中的金属凸块分散成多个小凸块，减小了金属凸块的体积，且在应力缓冲层的孤岛处不存在大体积金属凸块，极大改善对low-k介质层压力，该结构更能降低对介质层的应力，提高low-k半导体器件整体封装的可靠性。
19.（2）本发明将第一应力缓冲层、介质层以及第二应力缓冲层的左右两端设计成凹槽形貌，使得金属凸块的应力相对更加分散，减少对底层介质应力作用。
附图说明
20.图1为本发明示出的一种低应力low-k半导体器件封装结构的结构示意图；图2为本发明示出的带有snag层的low-k半导体器件封装结构的结构示意图；
图3为本发明示出的在芯片层上制作一层布线层的示意图；图4为本发明示出的在布线层上依次整体沉积介质层和第一应力缓冲层的示意图；图5为本发明示出的蚀刻所述第一应力缓冲层和介质层，使第一应力缓冲层和介质层的左右两端均形成凹槽形貌的示意图；图6为本发明示出的第二应力缓冲层的制作过程示意图。
21.图中标号说明：1、芯片层；2、布线层；3、介质层；4、应力缓冲层；5、开孔；6、种子层；7、金属凸块；51连接孔；41、第一应力缓冲层；42、第二应力缓冲层；8、snag层。
具体实施方式
22.下面结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
23.在本发明的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，属于“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
24.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
25.此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
26.本发明主要通过在布线层2上制作孤岛型应力缓冲层4，在一个接触孔中形成多个凸块，大大降低了凸块对介质层3的应力，降低凸块的刚度并提高了器件的可靠性。
27.实施例1在一示例性实施例中，提供一种低应力low-k半导体器件封装结构，如图1所示，器件包括依次连接的芯片层1、布线层2、介质层3和应力缓冲层4，所述布线层2上设有开孔5，所述开孔5中铺设有种子层6，所述应力缓冲层4的左右两端分别搭设在所述布线层2的左右两端，所述应力缓冲层4的中间呈孤岛型，将一个所述开孔5分割成多个连接孔51，每一个连接孔51中对应连接一个金属凸块7，所述金属凸块7的两端分别搭设在所述应力缓冲层4上。
28.具体地，将应力缓冲层4的左右两端分别搭设在所述布线层2的左右两端，应力缓冲层4的中间设计成呈孤岛型，将一个所述开孔5分割成多个连接孔51，每一个连接孔51中对应连接一个金属凸块7，所述金属凸块7的两端分别搭设在所述应力缓冲层4上，能够对一个开孔5中的金属凸块7分散成多个小凸块，减小了金属凸块7的体积，且在应力缓冲层4的孤岛处不存在大体积金属凸块，极大改善对low-k介质层压力，该结构更能降低对介质层3的应力，提高low-k半导体器件整体封装的可靠性。
29.进一步地，应力缓冲层4的中间可以设计多个孤岛，具体孤岛的数量根据实际需求进行设计，对此不进行限定。
30.实施例2基于实施例1，提供一种低应力low-k半导体器件封装结构，所述应力缓冲层4的中心为一个孤岛，将所述开孔5分割成两个连接孔51，所述金属凸块7的两端分别搭设在所述应力缓冲层4的孤岛以及所述应力缓冲层4的左端或右端。
31.进一步地，所述应力缓冲层4包括依次连接的第一应力缓冲层41和第二应力缓冲层42，通过双应力缓冲层能够进一步降低金属凸块7对介质层3的压力，提升介质层3的稳定性。
32.进一步地，所述第一应力缓冲层41和第二应力缓冲层42均为pi缓冲层。所述种子层6为ti（钛）或cu（铜）。
33.进一步地，所述应力缓冲层4的左右两端均为凹槽形状，通过将第一应力缓冲层41、介质层3以及第二应力缓冲层42的左右两端设计成凹槽形貌，使得金属凸块7的应力相对更加分散，减少对底层介质应力作用。
34.进一步地，所述金属凸块7为铜柱凸块。
35.进一步地，如图2所示，所述铜柱凸块上铺设有snag层8。
36.实施例3基于与实施例1相同的发明构思，在另一示例性实施例中，提供一种低应力low-k半导体器件封装结构的制造方法，该方法应用在al（铝）布线层上制作孤岛型双pi应力缓冲层，在孤岛双pi 应力缓冲层的左右两端分别制作铜柱凸块，在同一al布线层上形成的两个凸块分别搭在al布线层的双pi应力缓冲层之上，可以降低铜柱凸块的刚度对low-k介质层的损伤，还可以提高整体封装的可靠性。具体地，所述方法包括以下步骤：s1、如图3所示，在芯片层1上制作一层布线层2；s2、如图4所示，在所述布线层2上依次整体沉积介质层3和第一应力缓冲层41；s3、如图5所示，蚀刻所述第一应力缓冲层41和介质层3，使第一应力缓冲层41和介质层3的左右两端均形成凹槽形貌；s4、如图6所示，涂布第二应力缓冲层42，在所述介质层3和第一应力缓冲层41上方直接用光刻方式形成第二应力缓冲层42，所述第二应力缓冲层42的左右两端形成凹槽形貌，中间呈孤岛型；s5、在所述布线层2上的开孔处溅射ti（钛）或cu（铜）形成种子层6；种子层材料主要是纯铜，但是随着电路稳定性的挑战性越来越高，一些可以提高铜线定性的铜合金材料也在被评估， 种子层的沉积和阻挡层类似，同样都需要非常好的填洞能力，所以在工艺上也有很多相似之处。当然材料的不同必然会带来一些工艺上的差异。早先的种子层是用离化金属物理气相沉积来生长，与钽金属ta沉积遇到的问题类似，侧壁覆盖不好，和其他金属(钛金属ti，钽金属ta)相比，铜更易于离化，自离化的等离子体最稳定，离化率也最高。
37.此外，铜的沉积还要注意避免铜的团聚，不连续的铜薄膜在电镀的时候载流性能会大大降低，所以要求晶圆的底座要有良好的散热性能。种子层沉积需要合适的厚度，太厚的种子层会导致开口太小，增加电镀铜的难度(容易直接封口，在内部留下空洞)；如果种子层太薄，侧壁覆盖太少，载流性很差，在电镀过程也会形成缺陷，对互连线的稳定性造成不
良影响。
38.s6、光刻所述种子层6只露出左右两端凹槽后依次电镀铜柱以及snag层8；s7、最后通过去胶、腐蚀不需要的种子层6，得到如图2所示的低应力low-k半导体器件。
39.进一步地，在所述s4中形成多个孤岛。
40.以上具体实施方式是对本发明的详细说明，不能认定本发明的具体实施方式只局限于这些说明，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演和替代，都应当视为属于本发明的保护范围。