半导体器件和包括该半导体器件的电子装置的制作方法

1.本公开涉及半导体器件和包括该半导体器件的电子装置，更具体地，涉及具有拥有小厚度的防扩散阻挡物的半导体器件和包括该半导体器件的电子装置。


背景技术：

2.晶体管是执行电开关作用的半导体器件，并且用于各种集成电路器件，包括存储器、驱动集成电路(ic)、逻辑器件等。为了增加集成电路器件的集成度，由在其中提供的晶体管占据的空间急剧减小。由于减小的空间，随着构成晶体管的层的厚度变薄，在形成源极/漏极电极期间或之后，用于形成源极/漏极电极的气体或金属倾向于扩散到其它周围层中。因此，已经进行了在保持性能的同时减小晶体管的尺寸的研究。


技术实现要素：

3.提供了具有高性能同时进一步减小其尺寸的半导体器件以及包括该半导体器件的电子装置。
4.附加方面将部分地在以下描述中阐述，部分地将从描述显而易见，或者可以通过本公开的所呈现的实施方式的实践而了解。
5.根据一实施方式，一种半导体器件可以包括：第一源极/漏极结构，包括第一半导体区域和与第一半导体区域电接触的第一电极；第二源极/漏极结构，包括第二半导体区域和与第二半导体区域电接触的第二电极；在第一半导体区域和第二半导体区域之间的沟道；以及栅极结构，包括覆盖沟道的栅极绝缘膜和覆盖栅极绝缘膜的栅电极。第一源极/漏极结构可以进一步包括硅化物膜和导电阻挡物。硅化物膜可以在第一半导体区域和第一电极之间。导电阻挡物可以在硅化物膜和第一电极之间。导电阻挡物可以包括导电的二维材料。
6.在一些实施方式中，导电阻挡物的厚度可以在约0.3nm到约2nm的范围内。
7.在一些实施方式中，第一电极可以包括与导电阻挡物相同的二维材料，第一电极可以与导电阻挡物一体地形成。
8.在一些实施方式中，第一电极可以包括w、co、cu、ru、mo、rh、ir和其合金中的至少一种。
9.在一些实施方式中，硅化物膜可以是硅与w、ti、co、ni、pt和其合金中的至少一种的混合物。
10.在一些实施方式中，二维材料可以包括石墨烯、黑磷、非晶氮化硼、二维六方氮化硼(h-bn)和磷烯中的至少一种。
11.在一些实施方式中，半导体器件可以进一步包括基板，第一半导体区域和第二半导体区域可以从基板的上表面突出。
12.在一些实施方式中，第一电极可以包括位于第一半导体区域内的第一部分和突出于第一半导体区域的上表面之上的第二部分。
13.在一些实施方式中，导电阻挡物可以围绕第一电极的第一部分。导电阻挡物可以在第一半导体区域与第一电极的第一部分之间。硅化物膜可以围绕导电阻挡物。硅化物膜可以在第一半导体区域和导电阻挡物之间。
14.在一些实施方式中，第一电极的第二部分的直径可以大于第一电极的第一部分的直径，使得第一电极的第二部分可以覆盖导电阻挡物的上表面的至少一部分。
15.在一些实施方式中，沟道可以从基板的上表面突出，并且可以具有在第一方向上延伸的形状。
16.在一些实施方式中，第一电极可以在不同于第一方向的第二方向上延伸。
17.在一些实施方式中，栅极绝缘膜可以围绕沟道的侧表面和沟道的上表面；栅电极可以围绕栅极绝缘膜的侧表面和栅极绝缘膜的上表面。
18.在一些实施方式中，栅极结构可以进一步包括在栅极绝缘膜和栅电极之间的二维半导体材料层。二维半导体材料层可以围绕栅极绝缘膜的侧表面和栅极绝缘膜的上表面。栅电极可以围绕二维半导体材料层的侧表面和二维半导体材料层的上表面。
19.在一些实施方式中，沟道可以与基板的上表面间隔开，并且沟道可以在第一方向上延伸。
20.在一些实施方式中，沟道可以包括在不同于第一方向的第二方向上彼此间隔开一距离的多个沟道元件。
21.在一些实施方式中，栅极绝缘膜可以包括彼此间隔开并分别围绕多个沟道元件的多个栅极绝缘膜。
22.在一些实施方式中，栅电极可以从基板的上表面突出并围绕多个栅极绝缘膜。
23.在一些实施方式中，栅极结构可以进一步包括分别围绕多个栅极绝缘膜的多个二维半导体材料层。栅电极可以从基板的上表面突出并围绕多个二维半导体材料层。
24.根据一实施方式，一种电子装置可以包括至少一个半导体器件。每个半导体器件可以包括第一源极/漏极结构、第二源极/漏极结构、沟道和栅极结构。第一源极/漏极结构可以包括第一半导体区域和与第一半导体区域电接触的第一电极。第二源极/漏极结构可以包括第二半导体区域和与第二半导体区域电接触的第二电极。沟道可以在第一半导体区域和第二半导体区域之间。栅极结构可以包括覆盖沟道的栅极绝缘膜和覆盖栅极绝缘膜的栅电极。第一源极/漏极结构可以包括硅化物膜和导电阻挡物。硅化物膜可以在第一半导体区域和第一电极之间，并且导电阻挡物可以在硅化物膜和第一电极之间。导电阻挡物可以包括导电的二维材料。
25.根据一实施方式，一种半导体器件可以包括：第一源极/漏极结构和第二源极/漏极结构，彼此间隔开并连接到沟道的相反两端；以及栅极结构，在沟道上并与第一源极/漏极结构和第二源极/漏极结构间隔开。第一源极/漏极结构和第二源极/漏极结构分别可以包括在第一半导体区域上的第一硅化物膜和在第二半导体区域上的第二硅化物膜、电连接到第一硅化物膜的第一电极和电连接到第二硅化物膜的第二电极、以及在第一电极和第一硅化物膜之间的第一导电阻挡物和在第二电极和第二硅化物膜之间的第二导电阻挡物。第一导电阻挡物和第二导电阻挡物可以包括导电的二维材料。栅极结构可以包括栅电极以及在栅电极和沟道之间的栅极绝缘膜。
26.在一些实施方式中，导电的二维材料可以包括石墨烯、黑磷、非晶氮化硼、二维六
方氮化硼(h-bn)和磷烯中的至少一种。
27.在一些实施方式中，第一半导体区域可以围绕第一硅化物膜。第二半导体区域可以围绕第二硅化物膜。
28.在一些实施方式中，半导体器件可以包括基板。第一半导体区域、沟道和第二半导体区域可以从基板的上表面突出。第一电极可以围绕第一半导体区域。第二电极可以围绕第二半导体区域。栅电极可以围绕沟道。
29.在一些实施方式中，沟道可以包括彼此间隔开的多个沟道元件。
附图说明
30.通过以下结合附图进行的描述，本公开的某些实施方式的以上和其它方面、特征和优点将更加明显，其中：
31.图1a是示出根据一实施方式的半导体器件的结构的示意性截面图；
32.图1b是示出根据一实施方式的半导体器件的结构的示意性截面图；
33.图2是示出根据另一实施方式的半导体器件的结构的示意性透视图；
34.图3是图2所示的半导体器件的第一源极/漏极结构的另一示例结构的示意性截面图；
35.图4是图2所示的半导体器件的第一源极/漏极结构的另一示例结构的示意性截面图；
36.图5是示出根据另一实施方式的半导体器件的结构的示意性透视图；
37.图6是图5所示的半导体器件的栅极结构的示例结构的示意性截面图；
38.图7是显示图5所示的半导体器件的栅极结构的另一示例结构的示意性截面图；
39.图8是示出根据另一实施方式的半导体器件的结构的示意性透视图；
40.图9是显示图8所示的半导体器件的栅极结构的另一示例结构的示意性截面图；
41.图10是示出根据另一实施方式的半导体器件的结构的示意性透视图；
42.图11是图10所示的半导体器件的第一源极/漏极结构的示例结构的示意性截面图；
43.图12是根据一实施方式的显示器驱动器ic(ddi)和包括ddi的显示器件的示意性框图；
44.图13是根据一实施方式的互补金属氧化物半导体(cmos)反相器的电路图；
45.图14是根据一实施方式的cmos静态随机存取存储器(cmos sram)装置的电路图；
46.图15是根据一实施方式的cmos非与(cmos nand)电路的电路图；
47.图16是根据一实施方式的电子装置的框图；以及
48.图17是根据一实施方式的电子装置的框图。
具体实施方式
49.现在将对实施方式进行详细参考，其示例在附图中示出，其中相同的附图标记始终表示相同的元件。在这点上，当前的实施方式可以具有不同的形式，而不应被解释为限于在这里阐述的描述。因此，下面仅通过参考附图来描述实施方式，以说明各方面。如在这里使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。当在一列元素之
后时，诸如
“……
中的至少一个”的表述修饰整列元素，而不修饰该列中的个别元素。例如，“a、b和c中的至少一个”和类似的语言(例如，“从由a、b和c组成的组中选择的至少一个”)可以被解释为仅a、仅b、仅c或者a、b和c中的两个或更多个的任意组合，诸如例如abc、ab、bc和ac。
50.下文中，将参照附图详细描述半导体器件和包括该半导体器件的电子装置。在附图中，相同的附图标记表示相同的元件，并且为了描述的清楚和方便，每个组件的尺寸可能被放大。发明构思的实施方式能够进行各种修改，并且可以以许多不同的形式实施。
51.在下文中，当一元件或层被称为“在”另一元件或层“上”或“上方”时，该元件或层可以直接在另一元件或层上，或在中间元件或层上。单数形式也旨在包括复数形式，除非上下文以别的方式清楚地指示。此外，应理解，当一部件“包含”或“包括”说明书中的组成元件时，除非另外定义，否则不排除其它元件，而是可以进一步包括其它元件。
52.术语“在
……
上方”和类似的方向性术语可以应用于单数和复数。关于构成方法的操作，除非清楚地描述了操作的顺序，否则操作可以以任何适当的顺序执行，并且操作不一定按顺序执行。
53.此外，在说明书中，术语“单元”或
“……
模块”表示处理至少一个功能或操作的单元或模块，并且可以通过硬件、软件或硬件和软件的组合来实现。
54.图中所示组件之间的线路连接或连接构件示出了功能连接和/或物理或电路连接，连接或连接构件在实际装置中可以由可替换或附加的各种功能连接、物理连接或电路连接表示。
55.所有示例或示例术语的使用仅用于详细描述发明构思的技术范围，因此，发明构思的范围不受示例或示例术语的限制，只要其没有由权利要求限定。
56.图1a是示出根据一实施方式的半导体器件100的结构的示意性截面图。参照图1a，根据一实施方式的半导体器件100包括第一源极/漏极结构110、第二源极/漏极结构140、设置在第一源极/漏极结构110和第二源极/漏极结构140之间的沟道120、以及设置在沟道120的上表面上并且在第一源极/漏极结构110和第二源极/漏极结构140之间的栅极结构130。此外，半导体器件100可以进一步包括基板101。第一源极/漏极结构110和第二源极/漏极结构140可以设置在基板101的上表面的两侧。沟道120可以是基板101的部分区域。因此，可以看出，栅极结构130在第一源极/漏极结构110和第二源极/漏极结构140之间设置在基板101的上表面上。
57.第一源极/漏极结构110可以包括第一半导体区域111、在第一半导体区域111上的第一硅化物膜112、在第一硅化物膜112上的第一导电阻挡物113和在第一导电阻挡物113上的第一源极/漏极电极114。此外，第二源极/漏极结构140可以包括第二半导体区域141、在第二半导体区域141上的第二硅化物膜142、在第二硅化物膜142上的第二导电阻挡物143和在第二导电阻挡物143上的第二源极/漏极电极144。
58.第一半导体区域111和第二半导体区域141可以掺杂有第一导电类型，基板101可以掺杂有与第一导电类型电相反的第二导电类型。例如，基板101可以包括p型半导体，第一半导体区域111和第二半导体区域141可以包括n型半导体，或者基板101可以包括n型半导体，第一半导体区域111和第二半导体区域141可以包括p型半导体。为了低电阻，基板101可以以在从约10
14
/cm3到约10
18
/cm3范围内的相对低的浓度被掺杂，并且第一半导体区域111
和第二半导体区域141可以以在从约10
19
/cm3到约10
21
/cm3范围内的相对高的浓度被掺杂。第一半导体区域111和第二半导体区域141可以通过分别掺杂基板101的上部区域的两侧来形成。基板101的其上没有形成第一半导体区域111和第二半导体区域141的上部区域是沟道120。因此，沟道120可以设置在第一半导体区域111和第二半导体区域141之间。
59.基板101、第一半导体区域111和第二半导体区域141可以包括例如iv族半导体(诸如硅(si)、锗(ge)或sige)或iii-v族半导体(诸如gaas或gap)中的至少一种半导体材料。当基板101、第一半导体区域111和第二半导体区域141包括si、ge、sige等时，基板101可以掺有选自b、al、ga和in中的至少一种掺杂剂，并且第一半导体区域111和第二半导体区域141可以掺有选自p、as和sb中的至少一种掺杂剂。然后，半导体器件100变成n沟道金属氧化物半导体场效应晶体管(nmos)。或者，相反，基板101可以掺有选自p、as和sb中的至少一种掺杂剂，并且第一半导体区域111和第二半导体区域141可以掺有选自b、al、ga和in中的至少一种掺杂剂。然后，半导体器件100变成p沟道金属氧化物半导体场效应晶体管(pmos)。
60.一般地，当半导体与金属直接接触时，由于在半导体与金属之间界面处的高肖特基能垒，半导体与金属的接触表面处的接触电阻增加。第一硅化物膜112设置在第一半导体区域111和第一源极/漏极电极114之间，并且可以起到降低第一半导体区域111和第一源极/漏极电极114之间的接触电阻的作用。类似地，第二硅化物膜142设置在第二半导体区域141和第二源极/漏极电极144之间，并且可以起到降低第二半导体区域141和第二源极/漏极电极144之间的接触电阻的作用。第一硅化物膜112和第二硅化物膜142可以包括第一源极/漏极电极114和第二源极/漏极电极144的金属材料与硅的混合物或化合物。例如，第一硅化物膜112和第二硅化物膜142可以包括硅与选自w、ti、co、ni、pt和其合金中的至少一种金属的混合物或化合物。
61.第一导电阻挡物113可以设置在第一硅化物膜112和第一源极/漏极电极114之间，以限制和/或防止气体或金属扩散到第一硅化物膜112中。例如，第一导电阻挡物113可以限制和/或防止用于沉积第一源极/漏极电极114的气体材料与第一硅化物膜112接触和反应，并且限制和/或防止第一源极/漏极电极114的金属材料扩散到第一硅化物膜112中。类似地，第二导电阻挡物143可以设置在第二硅化物膜142和第二源极/漏极电极144之间，以限制和/或防止气体或金属扩散到第二硅化物膜142中。为此，第一导电阻挡物113和第二导电阻挡物143可以包括具有相对高的物理或化学稳定性的材料，从而不容易被损坏。此外，为了保持第一源极/漏极结构110和第二源极/漏极结构140的低电阻，第一导电阻挡物113和第二导电阻挡物143可以包括具有相对良好的导电性的材料。
62.例如，第一导电阻挡物113和第二导电阻挡物143可以包括导电二维(2d)材料，诸如石墨烯。除了石墨烯，可以使用具有导电性的各种2d材料。例如，用作第一导电阻挡物113和第二导电阻挡物143的2d材料可以包括从石墨烯、黑磷、非晶氮化硼和2d六方氮化硼(h-bn)以及磷烯中选择的至少一种。在使用2d材料时，可以减小第一导电阻挡物113和第二导电阻挡物143的厚度，结果，可以在提高半导体器件100的性能的同时进一步减小半导体器件100的尺寸。例如，第一导电阻挡物113和第二导电阻挡物143的厚度可以在约0.3nm到约2nm的范围内。
63.第一源极/漏极电极114可以设置在第一导电阻挡物113上，以与第一半导体区域111电接触。此外，第二源极/漏极电极144可以设置在第二导电阻挡物143上，以与第二半导
体区域141电接触。第一源极/漏极电极114和第二源极/漏极电极144可以包括例如从w、co、cu、ru、mo、rh、ir和其合金中选择的至少一种金属。或者，第一源极/漏极电极114和第二源极/漏极电极144可以包括与第一导电阻挡物113和第二导电阻挡物143相同的导电2d材料。在这种情况下，第一源极/漏极电极114可以与第一导电阻挡物113一体地构造，第二源极/漏极电极144可以与第二导电阻挡物143一体地构造。
64.栅极结构130可以包括覆盖沟道120的上表面的栅极绝缘膜131和覆盖栅极绝缘膜131的上表面的栅电极132。栅极绝缘膜131可以包括电介质材料，诸如sio2、sinx、hfo2、al2o3等，栅电极132可以包括多晶硅、单晶硅或与第一源极/漏极电极114和第二源极/漏极电极144中所包括的相同的金属材料。
65.在图1a中，虽然半导体器件100被示为具有平面沟道120的场效应晶体管，但本实施方式不限于此。例如，根据上述实施方式的技术方面可以应用于具有三维沟道结构的finfet、全环绕栅极fet(gaafet)或多桥沟道fet(mbcfet)。
66.图1b是示出根据一实施方式的半导体器件100b的结构的示意性截面图。参照图1b，半导体器件100b可以与图1a中的半导体器件100相同，除了半导体器件100b可以进一步包括连接到第二源极/漏极电极144的数据存储元件150以提供半导体存储器件以外。数据存储元件150能够存储对应于“1”或“0”的数据。数据存储元件150可以是电容器或磁隧道结，但不限于此。图2是示出根据另一实施方式的半导体器件200的结构的示意性截面图。参照图2，半导体器件200可以包括基板201、在z方向上从基板201的上表面突出的第一源极/漏极结构210、在z方向上从基板201的上表面突出的第二源极/漏极结构240、在z方向上从基板201的上表面突出并具有在y方向上延伸的条形的沟道220、以及通过围绕沟道220来覆盖沟道220的栅极结构230。半导体器件200可以进一步包括器件隔离膜202，以将半导体器件200与另一相邻的半导体器件(未示出)电隔离。器件隔离膜202可以包括绝缘电介质材料，并且可以设置为在基板201的上表面上沿着第一源极/漏极结构210、沟道220、栅极结构230和第二源极/漏极结构240的两侧在y方向上延伸。图2所示的半导体器件200可以包括例如finfet。
67.沟道220可以在y方向上延伸，并且可以连接在第一源极/漏极结构210和第二源极/漏极结构240之间。换言之，沟道220的第一端可以接触第一源极/漏极结构210，沟道220的第二端可以接触第二源极/漏极结构240。沟道220可以包括以相对低浓度掺杂的p型半导体或者以相对低浓度掺杂的n型半导体。
68.栅极结构230可以包括在第一源极/漏极电极210和第二源极/漏极电极240之间覆盖沟道220的栅极绝缘膜231以及覆盖栅极绝缘膜231的栅电极232。栅极绝缘膜231可以设置成从基板201的上表面突出，以覆盖沟道220的三个表面，也就是，沟道220的两个侧表面和上表面。此外，栅电极232可以设置成从基板201的上表面突出，以覆盖栅极绝缘膜231的三个表面，也就是，栅极绝缘膜231的两个侧表面和上表面。
69.此外，第一源极/漏极结构210包括第一半导体区域211、设置在第一半导体区域211中的第一源极/漏极电极214、在第一半导体区域211中设置为围绕第一源极/漏极电极214的第一导电阻挡物213和在第一半导体区域211中设置为围绕第一导电阻挡物213的第一硅化物膜212。类似地，第二源极/漏极结构240可以包括第二半导体区域241、设置在第二半导体区域241中的第二源极/漏极电极244、在第二半导体区域241中设置为围绕源极/漏
极电极244的第二导电阻挡物243、以及在第二半导体区域241中设置为围绕第二导电阻挡物243的第二硅化物膜242。
70.第一半导体区域211和第二半导体区域241可以设置成在z方向上从基板201的上表面突出。第一半导体区域211和第二半导体区域241可以包括以相对高浓度掺杂的n型半导体或者以相对高浓度掺杂的p型半导体。第一半导体区域211和第二半导体区域241的部分可以在y方向上延伸以连接到沟道220。第一半导体区域211和第二半导体区域241的连接到沟道220的部分可以在x方向上具有与沟道220相同的宽度。第一半导体区域211和第二半导体区域241的与沟道220相反的另外的部分可以具有比沟道220的宽度大的宽度。
71.图3是显示图2所示的半导体器件200的第一源极/漏极结构210的示例结构的示意性截面图，特别是沿第一源极/漏极结构210的线a-a'截取的示意性截面图。参照图3，第一源极/漏极电极214可以具有在与沟道220的延伸方向不同的z方向上延伸的条形状。第一源极/漏极电极214可以包括位于第一半导体区域211内部的第一部分214a和在z方向上突出到第一半导体区域211的上表面之上的第二部分214b。第一导电阻挡物213可以设置成在第一半导体区域211与第一源极/漏极电极214的第一部分214a之间围绕第一源极/漏极电极214的第一部分214a。此外，第一硅化物膜212可以设置成在第一半导体区域211和第一导电阻挡物213之间围绕第一导电阻挡物213。第一源极/漏极电极214的第二部分214b可以覆盖第一导电阻挡物213的上表面的至少一部分。为此，第一源极/漏极电极214的第二部分214b的直径可以大于第一部分214a的直径。第一源极/漏极结构210的上述结构可以等同地应用于第二源极/漏极结构240。
72.第一导电阻挡物213和第二导电阻挡物243可以包括导电2d材料，该2d材料包括选自石墨烯、黑磷、非晶氮化硼、2d六方氮化硼和磷烯中的至少一种。然后，即使当第一导电阻挡物213和第二导电阻挡物243具有如图3所示的弯曲形状时，第一导电阻挡物213和第二导电阻挡物243也可以形成为薄的，并且可以确保其物理和/或化学稳定性。第一导电阻挡物213和第二导电阻挡物243可以例如通过使用等离子体沉积方法在第一硅化物膜212和第二硅化物膜242的表面上直接沉积碳源来形成。
73.图4是示出图2所示的半导体器件200的第一源极/漏极结构210'的另一示例结构的示意性截面图。参照图4，第一源极/漏极结构210'可以包括第一半导体区域211、设置为部分地位于第一半导体区域211的内部的第一源极/漏极电极215、以及在第一半导体区域211和第一源极/漏极电极215之间设置为围绕第一源极/漏极电极215的第一硅化物膜212。第一源极/漏极电极215可以包括导电的2d材料。在这种情况下，第一源极/漏极电极215可以包括与导电阻挡物相同的2d材料，并且可以被认为与导电阻挡物一体形成。图4所示的第一源极/漏极结构210'的配置也可以应用于第二源极/漏极结构240。
74.图5是示出根据另一实施方式的半导体器件的结构的示意性透视图。图6是示出图5所示的半导体器件的栅极结构的示例结构的示意性截面图，特别是沿着图5的栅极结构的线b-b'截取的示意性截面图。参照图5和图6，半导体器件200'可以包括栅极结构230'，该栅极结构230'包括设置在栅极绝缘膜231和栅电极232之间的2d半导体材料层233。栅极结构230'的2d半导体材料层233设置在栅极绝缘膜231和栅电极232之间，并被配置为围绕栅极绝缘膜231的两个侧表面和上表面，栅电极232可以设置为从基板201的上表面突出，以覆盖2d半导体材料层233的两个侧表面和上表面。因为半导体器件200'的除了栅极结构230'之
外的其余结构与图2和图3所示的半导体器件200的结构相同，所以省略了对半导体器件200'的其余配置的详细描述。
75.2d半导体材料层233可以调节半导体器件200'的阈值电压。2d半导体材料层233可以包括被掺杂以具有半导体特性的2d材料或者本身具有半导体特性的2d材料。例如，2d半导体材料层233可以通过将石墨烯、2d六方氮化硼、黑磷、磷烯等掺杂以具有半导体特性来形成。或者，2d半导体材料层233可以包括例如过渡金属二硫属化物。过渡金属二硫属化物可以包括从由mo、w、nb、v、ta、ti、zr、hf、tc、re、cu、ga、in、sn、ge和pb组成的组中选择的金属元素和从由s、se和te组成的组中选择的硫属元素。当2d半导体材料层233设置为与栅电极232重叠时，2d半导体材料层233和栅电极232的功函数可以降低。因此，可以调节半导体器件200'的阈值电压。2d半导体材料层233在x方向上的厚度可以是3nm或更小、2nm或更小、或1nm或更小，并且可以是0.3nm或更大。
76.图7是显示图5所示的半导体器件200'的栅极结构的另一示例结构的示意性截面图。参照图7，至少两个独立的半导体器件200'a和200'b可以被一起使用。例如，第一半导体器件200'a可以是nmos，第二半导体器件200'b可以是pmos。第一半导体器件200'a可以包括第一沟道220a和第一栅极结构230'a，第二半导体器件200'b可以包括第二沟道220b和第二栅极结构230'b。虽然未示出，但是第一半导体器件200'a和第二半导体器件200'b中的每个可以进一步包括具有上述配置的第一源极/漏极结构和第二源极/漏极结构。此外，第一栅极结构230'a可以包括第一栅极绝缘膜231a、第一2d半导体材料层233a和第一栅电极232a，第二栅极结构230'b可以包括第二栅极绝缘膜231b、第二2d半导体材料层233b和第二栅电极232b。
77.第一半导体器件200'a的阈值电压和第二半导体器件200'b的阈值电压可以彼此不同。为了单独且不同地调节第一半导体器件200'a的阈值电压和第二半导体器件200'b的阈值电压，第一2d半导体材料层233a和第二2d半导体材料层233b可以彼此不同。例如，第一2d半导体材料层233a和第二2d半导体材料层233b可以包括彼此不同的2d半导体材料，或者第一2d半导体材料层233a的厚度和第二2d半导体材料层233b的厚度可以彼此不同。于是，可以调节第一半导体器件200'a和第二半导体器件200'b所需的阈值电压，而不改变第一栅电极232a和第二栅电极232b的配置。
78.图8是示出根据另一实施方式的半导体器件300的结构的示意性透视图。参照图8，半导体器件300包括基板301、在z方向上从基板301的上表面突出的第一源极/漏极结构310、在z方向上从基板301的上表面突出的第二源极/漏极结构340、与基板301的上表面间隔开并具有在y方向上延伸的条形状的沟道320、以及围绕并覆盖沟道320的栅极结构330。此外，半导体器件300可以进一步包括器件隔离膜302，以将半导体器件300与其它相邻的半导体器件(未示出)电隔离。沟道320可以包括多个沟道元件321、322和323，这些沟道元件在z方向或不同于y方向的x方向上彼此分离。在图8中，描绘了三个沟道元件321、322和323在z方向上分离，但是这仅仅是一示例，并且不必限于此。图8所示的半导体器件300可以包括例如gaafet或mbcfet。
79.第一源极/漏极结构310和第二源极/漏极结构340可以具有与参照图2和图3或图4所述的相同结构。因此，省略了第一源极/漏极结构310和第二源极/漏极结构340的详细描述。
80.栅极结构330可以包括设置为分别围绕多个沟道元件321、322和323的多个栅极绝缘膜331。此外，栅极结构330可以包括栅电极332，栅电极332被设置为从基板301的上表面突出以围绕多个栅极绝缘膜331。
81.图9是示出图8所示的半导体器件300的栅极结构330的另一示例结构的示意性截面图。参照图9，栅极结构330'可以进一步包括设置为分别围绕多个栅极绝缘膜331的多个2d半导体材料层333。每个2d半导体材料层333可以设置在相应的栅极绝缘膜331和栅电极332之间。
82.图2至图9显示了通过使用块状半导体基板形成半导体器件的示例。在这种情况下，沟道是在蚀刻半导体基板的两个上部区域之后保留的半导体基板的上部区域的中心区域。代替块状基板，可以在绝缘体上硅(soi)基板上形成半导体器件。
83.图10是示出根据另一实施方式的半导体器件400的结构的示意性透视图。图11是示出图10所示的半导体器件400的第一源极/漏极结构的示例结构的示意性截面图，特别是沿着图10的第一源极/漏极结构410的线c-c'截取的示意性截面图。参照图10和图11，根据另一实施方式的半导体器件400包括基板401、在z方向上从基板401的上表面突出的第一源极/漏极结构410、在z方向上从基板401的上表面突出的第二源极/漏极结构440、在z方向上从基板401的上表面突出并具有在y方向上延伸的条形状的沟道420、以及覆盖并围绕沟道420的栅极结构430。基板401可以是包括硅层401a和绝缘层401b的soi基板。栅极结构430可以包括栅极绝缘膜431和栅电极432。
84.第一源极/漏极结构410可以包括：第一半导体区域411，设置为在z方向上从绝缘层401b的上表面突出；第一源极/漏极电极414，设置在第一半导体区域411中；第一导电阻挡物413，在第一半导体区域411中设置为围绕第一源极/漏极电极414；以及第一硅化物膜412，在第一半导体区域411中设置为围绕第一导电阻挡物413。第二源极/漏极结构440也可以具有与第一源极/漏极结构410相同的结构。
85.沟道420和栅极结构430也可以在绝缘层401b的上表面上在z方向上突出。因为沟道420和栅极结构430可以具有与上述相同的结构，所以省略其详细描述。第一源极/漏极结构410、第二源极/漏极结构440、沟道420和栅极结构430可以通过沉积在绝缘层401b上来形成。
86.上述半导体器件可以用于，例如，显示器的驱动集成电路、互补金属氧化物半导体(cmos)反相器、cmos静态随机存取存储器(cmos sram)装置、cmos非与(cmos nand)电路和/或各种其它电子器件。
87.图12是根据一实施方式的显示器驱动器ic(ddi)500和包括ddi 500的显示器件520的示意性框图。
88.参照图12，ddi 500可以包括控制器502、电源电路504、驱动器块506和存储器块508。控制器502接收并解码从主处理单元(mpu)522施加的命令，并控制ddi 500的每个块根据该命令实现操作。电源电路504响应于控制器502的控制产生驱动电压。驱动器块506响应于控制器502的控制，通过使用由电源电路504产生的驱动电压来驱动显示面板524。显示面板524可以包括例如液晶显示面板、有机发光器件(oled)显示面板或等离子体显示面板。存储器块508是用于临时存储输入到控制器502的命令或者从控制器502输出的控制信号或者用于存储必要数据的块，并且可以包括存储器，诸如随机存取存储器(ram)或者只读存储器
(rom)。电源电路504和驱动器块506可以包括根据以上参照图1a至图11描述的实施方式的半导体器件中的任何一个。
89.图13是根据一实施方式的cmos反相器600的电路图。参照图13，cmos反相器600包括cmos晶体管610。cmos晶体管610包括连接在电源端子vdd和接地端子之间的pmos晶体管620和nmos晶体管630。cmos晶体管610可以包括根据以上参照图1a至图11描述的实施方式的半导体器件中的任何一个。
90.图14是根据一实施方式的cmos sram器件700的电路图。参照图14，cmos sram器件700包括一对驱动晶体管710。该对驱动晶体管710包括分别连接在电源端子vdd和接地端子之间的pmos晶体管720和nmos晶体管730。cmos sram器件700可以进一步包括一对传输晶体管740。传输晶体管740的源极交叉连接到构成驱动晶体管710的pmos晶体管720和nmos晶体管730的公共节点。电源端子vdd连接到pmos晶体管720的源极，接地端子连接到nmos晶体管730的源极。字线wl可以连接到该对传输晶体管740的栅极，位线bl和反位线可以分别连接到该对传输晶体管740的每个的漏极。cmos sram器件700的驱动晶体管710和传输晶体管740中的至少一个可以包括根据以上参照图1a至图11描述的实施方式的半导体器件中的任何一个。
91.图15是根据一实施方式的cmos nand电路800的电路图。参照图15，cmos nand电路800包括一对cmos晶体管，不同的输入信号被传输到该对cmos晶体管。cmos nand电路800可以包括根据以上参照图1a至图11描述的实施方式的半导体器件中的任何一个。
92.图16是根据一实施方式的电子装置900的框图。参照图16，电子装置900包括存储器910和存储器控制器920。存储器控制器920可以响应于来自主机930的请求控制存储器910以从存储器910读取数据和/或将数据写入存储器910。存储器910和存储器控制器920中的至少一个可以包括根据以上参照图1a至图11描述的实施方式的半导体器件中的任何一个。
93.图17是根据一实施方式的电子装置1000的框图。参照图17，电子装置1000可以构成无线通信器件或者能够在无线环境中发送和/或接收信息的器件。电子装置1000包括控制器1010、输入/输出(i/o)器件1020、存储器1030和无线接口1040，并且这些组件通过总线1050彼此互连。
94.控制器1010可以包括微处理器、数字信号处理器和与其类似的处理器件中的至少一种。i/o器件1020可以包括小键盘、键盘和显示器中的至少一种。存储器1030可以用于存储由控制器1010执行的指令。例如，存储器1030可以用于存储用户数据。电子装置1000可以使用无线接口1040来通过无线通信网络发送/接收数据。无线接口1040可以包括天线和/或无线收发器。在一些实施方式中，电子装置1000可以用于通信接口协议(例如，诸如码分多址(cdma)、全球移动通信系统(gsm)、北美数字蜂窝(nadc)、扩展时分多址(e-tdma)和/或宽带码分多址(wcdma)的第三代通信系统，诸如4g lte的第四代通信系统，第五代通信系统等)。电子装置1000可以包括根据以上参照图1a至图11描述的实施方式的半导体器件中的任何一个。
95.根据实施方式的半导体器件可以在超小型结构的情况下展现出高的电性能，因此可以应用于集成电路器件，并且可实现小型化、低功率和高性能。
96.以上公开的元件中的一个或更多个可以包括或者被实施于以下中：处理电路，诸
如包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
97.应理解，在这里描述的实施方式应仅以描述性意义被考虑，而不是用于限制的目的。每个实施方式内的特征或方面的描述通常应该被认为可用于其它实施方式中的其它类似特征或方面。虽然已经参照附图描述了一个或更多个实施方式，但是本领域普通技术人员将理解，在不脱离如由所附权利要求限定的发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。
98.本技术基于2021年9月9日向韩国知识产权局提交的第10-2021-0120546号韩国专利申请，并要求该韩国专利申请的优先权，其公开内容通过引用整体合并于此。