一种半导体器件及其制备方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.由于横向双扩散金属氧化物半导体场效应管(ldmos)具有输入阻抗高、击穿电压高、开关速度快及易于集成等优点，被广泛应用在开关电源、高频电子整流器及显示驱动等场合。
3.ldmos器件最主要的技术指标有导通电阻、阈值电压及击穿电压等。导通电阻是指在ldmos器件工作时，从漏极到源极的电阻，对于ldmos器件应尽可能减小导通电阻，当导通电阻很小时，ldmos器件就会提供很好的开关特性，并提供较大的输出电流，从而可以具有更强的驱动能力。ldmos器件在横向上的耐压主要由轻掺杂的漂移区承担，为了提高ldmos器件击穿电压，一般会降低所述漂移区的掺杂浓度或增加所述漂移区的长度，但降低所述漂移区的掺杂浓度会增加所述ldmos器件的导通电阻，增加所述漂移区的长度，会增加所述ldmos器件的尺寸，因此在满足一定击穿电压的基础上尽可能的降低ldmos器件的导通电阻，得到高性能的ldmos器件是目前的研究方向。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制备方法，在满足一定击穿电压的基础上降低ldmos器件的导通电阻。
5.为了达到上述目的，本发明提供了一种半导体器件及其制备方法，包括：
6.衬底、栅极结构及第一金属层；
7.其中，所述栅极结构位于所述衬底上，所述栅极结构两侧的所述衬底内具有源区及漏区，所述栅极结构包括第一浮栅层，所述第一浮栅层还覆盖部分所述源区；
8.第一金属层，位于所述第一浮栅层上，且与所述第一浮栅层构成第一肖特基二极管，所述第一肖特基二极管正偏。
9.可选的，所述栅极结构还包括：
10.掺杂层及第二浮栅层，与所述第一浮栅层同层设置，且所述掺杂层位于所述第一浮栅层及所述第二浮栅层之间，所述掺杂层及所述第二浮栅层均覆盖部分所述漏区，所述第二浮栅层与所述漏区用于施加相同的电压。
11.可选的，所述掺杂层的离子掺杂浓度等于所述漏区的离子掺杂浓度。
12.可选的，还包括：
13.第二金属层，位于所述第二浮栅层上，且与所述第二浮栅层构成第二肖特基二级管，所述第二肖特基二级管反偏。
14.可选的，还包括：
15.介质层，覆盖所述源区、所述漏区、所述第一金属层、所述第二金属层及所述栅极结构；
16.金属布线层，位于所述介质层上，并通过所述介质层内的若干插塞分别与所述源区、所述漏区、所述第二金属层及所述第一金属层电性连接，且所述金属布线层还将所述第二金属层与所述漏区电性连接。
17.可选的，还包括：
18.缓冲区，位于所述衬底内并完全包裹所述漏区，所述第一浮栅层覆盖部分所述缓冲区。
19.可选的，所述缓冲区的离子掺杂浓度小于所述漏区的离子掺杂浓度。
20.棘突同一发明构思，本发明还提供一种半导体器件的制备方法，包括：
21.提供衬底，在所述衬底上形成栅极结构，所述栅极结构两侧的所述衬底内具有源区及漏区，所述栅极结构包括第一浮栅层，所述第一浮栅层还覆盖部分所述源区；
22.在所述第一浮栅层上形成第一金属层，所述第一金属层与所述第一浮栅层构成第一肖特基二极管，且所述第一肖特基二极管正偏。
23.可选的，在所述衬底上形成所述栅极结构的步骤包括：
24.在所述衬底上形成浮栅材料层，所述浮栅材料层覆盖所述衬底、所述源区及所述漏区；
25.除去部分所述浮栅材料层，剩余的所述浮栅材料层覆盖部分所述源区、部分所述漏区及所述衬底；
26.对所述漏区上的部分所述浮栅材料层进行离子注入工艺，以形成掺杂层，剩余的所述浮栅材料层分别构成所述第一浮栅层及所述第二浮栅层，所述第一浮栅层覆盖部分所述源区及所述衬底，所述掺杂层及所述第二浮栅层覆盖部分所述漏区，所述第一浮栅层、所述掺杂层及所述第二浮栅层构成所述栅极结构。
27.可选的，在所述第一浮栅层上形成所述第一金属层的同时，在所述第二浮栅层上形成第二金属层，所述第二金属层与所述第二浮栅层构成第二肖特基二级管，且所述第二肖特基二级管反偏。
28.本发明提供的半导体器件中，取消了所述源区与所述漏区之间的漂移区，使所述半导体器件的耐压性能主要由所述源区与所述漏区之间的衬底承担，且由于本发明中所述衬底没有进行离子掺杂，所述源区及所述漏区扩散至所述衬底内的掺杂离子较少，因此所述半导体器件具有较大的击穿电压；当所述半导体器件工作时，可以对第一金属层施加正电压，使所述第一浮栅层与所述第一金属层构成的第一肖特基二极管正偏，所述第一浮栅层中的电子会流入所述第一金属层内，使所述第一浮栅层中出现大量的空穴，进而促使所述衬底内的电子转移至所述第一浮栅层内，此时所述半导体器件的导通电阻与所述第一金属层上施加的正电压的大小有关，且所述导通电阻可调，本实施例中提供的半导体器件的击穿电压与导通电阻之间不会相互影响，使得器件具有较大击穿电压且导通电阻可变。
29.同时，所述栅极结构还包括与所述第一浮栅层同层设置的掺杂层及第二浮栅层，所述掺杂层及所述第二浮栅层均覆盖部分所述漏区，且所述掺杂层位于所述第一浮栅层及所述第二浮栅层之间，以减少所述第一浮栅层内空穴与所述第二浮栅层内电子的相互影响；当所述半导体器件工作时，对所述第二浮栅层及所述漏区施加相同的电压，减小所述漏区上的电压对所述第一金属层及所述第一浮栅层上电压的影响。
30.此外，在所述第二浮栅层上形成第二金属层，且所述金属布线层将所述第二金属
层与所述漏区电性连接，当所述半导体器件工作时，在所述第二金属层上施加负电压，所述第二金属层与所述第二浮栅层之间构成的第二肖特基二极管反偏，使所述第二肖特基二极管具有较高的势垒，阻挡所述第一浮栅层内的空穴遂穿至所述第二浮栅层及所述漏区内，保证所述第一浮栅层内空穴的浓度，降低所述衬底内电子流入所述第一浮栅层内需要的能量，进而获得较小的导通电阻。
附图说明
31.图1为一种ldmos器件的结构示意图；
32.图2为本发明实施例提供半导体器件的制备方法的流程图；
33.图3～10为本发明实施例提供的半导体器件的制备方法的相应步骤对应的结构示意图，其中，图10为本发明实施例提供的半导体器件的结构示意图；
34.其中，附图标记为：
35.20、100-衬底；101-缓冲区；23、102-漏区；24、103-源区；104-第二金属层；22、105-阱区；25、106-栅氧化层；107-第一浮栅层；108-掺杂层；109-第二浮栅层；110-第一金属层；29、111-金属硅化物层；27、112-介质层；113-金属布线层；28、114-插塞；
36.21-漂移区；26-浮栅层。
具体实施方式
37.图1为一种ldmos器件的结构示意图，如图1所示，所述ldmos器件包括衬底20、栅极结构、介质层27及若干插塞28，其中，所述衬底20内具有阱区22、漂移区21、源区24及漏区23，所述阱区22与所述漂移区21接触连接，所述源区24及所述漏区23分别为位于所述阱区22与所述漂移区21内的重掺杂区，所述栅极结构包括堆叠在所述衬底20上的栅氧化层25及浮栅层26，所述栅极结构与所述源区24、所述阱区23及所述漂浮区21均有部分重叠；所述源区24、所述漏区23及所述栅极结构的顶面上均形成有金属硅化物29；所述介质层27覆盖所述衬底20、所述金属硅化物层29及所述栅极结构；所述插塞24位于所述介质层27内，并分别与所述源区24、所述漏区23及所述栅极结构电性连接。
38.一般地，所述漏区23为n型重掺杂区，所述漂移区21为n型轻掺杂区，所述ldmos器件的导通电阻主要与所述漂移区21的掺杂离子浓度有关，当对所述栅极结构施加栅极电压时，所述ldmos器件工作，此时所述ldmos器件的导通电阻的电阻率ρ
on
与所述ldmos器件不工作时所述导通电阻的电阻率ρ
off
相等，可表示为：
39.ρ
on
＝ρ
off
＝1/qndun，
40.其中，nd为所述漂移区21的载流子浓度，un为所述漂移区21内的电子迁移率，q为所述漂移区21内电荷的电荷量。
41.当所述漂移区21的掺杂离子浓度不变时，所述漂移区21的载流子浓度、电子迁移率及电荷量也不变，因此所述ldmos器件的导通电阻为固定值，且不因为所述栅极结构上施加的栅极电压的大小而改变。因此若想减小所述ldmos器件的导通电阻，需要增加所述漂移区21的掺杂离子浓度，以提高所述漂移区21的载流子浓度与电子迁移率，但增加所述漂移区21的掺杂离子浓度势必会减小所述ldmos器件的击穿电压。
42.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，
本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
43.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
44.图10为本实施例提供的半导体器件的结构示意图，如图10所示，所述半导体器件包括衬底100、栅极结构、第一金属层110及第二金属层104。
45.具体的，所述栅极结构位于所述衬底100上，所述栅极结构两侧的所述衬底100内具有源区103和漏区102；所述衬底100内还具有阱区105及缓冲区101，所述阱区105完全包裹所述源区103，所述缓冲区101完全包裹所述漏区102，所述栅极结构覆盖所述源区103、所述漏区102、所述阱区105及所述缓冲区101的部分区域。
46.其中，所述阱区105为p型轻掺杂区，所述源区103由相邻的p型重掺杂区与n型重掺杂区构成，所述缓冲区101与所述漏区102均为n型掺杂区，且所述缓冲区101的离子掺杂浓度小于所述漏区102的离子掺杂浓度。
47.所述栅极结构包括从所述源区103至所述漏区102方向依次分布的第一浮栅层107、掺杂层108及第二浮栅层109，所述第一浮栅层107覆盖部分所述源区103、所述阱区105、所述缓冲区101及所述衬底100，所述掺杂层108及所述第二浮栅层109分别覆盖部分所述漏区102；所述栅极结构及所述衬底100之间还具有栅氧化层106。
48.所述掺杂层108为n型掺杂，且离子掺杂浓度与所述漏区102离子掺杂浓度相同或相近。
49.所述第一金属层110位于所述第一浮栅层107上，且位于所述第一浮栅层107靠近所述源区103的一端，所述第二金属层104位于所述第二浮栅层109上；所述第一金属层110与所述第一浮栅层107之间构成第一肖特基二极管，所述第二金属层104与所述第二浮栅层109之间构成第二肖特基二极管。
50.本实施例中，所述第一金属层110与所述第二金属层104的材料为金、银、铝、铂等贵金属，所述第一浮栅层107及所述第二浮栅层109的材料为多晶硅等半导体材料。一般地，半导体的逸出功小于金属的逸出功，当金属层与半导体层接触时，半导体层中的电子会流入金属层中，在半导体表面形成一个带正电的空间电荷区，所述空间电荷区内会形成一个由所述半导体层指向所述金属层的电场，即形成势垒以阻止电子的进一步转移；对所述金属层施加正电压时，所述空间电荷区的电场减小，势垒降低，所述半导体层中的电子流入所述金属层，所述半导体层与所述金属层构成的肖特基二极管正偏；在所述金属层上施加负电压时，所述半导体层与所述金属层构成的肖特基二极管反偏。由于肖特基二极管的势垒由构成肖特基二极管的半导体层及金属层的材料决定，本实施例中所述第一金属层110及所述第二金属层104的材料选用贵金属是为了增加所述金属层与所述半导体层之间逸出功的差值，使所述第一肖特基二极管与所述第二肖特基二极管具有更高的势垒，以使所述半导体器件具有更好的性能。
51.当本实施例提供的半导体器件上不施加电压时，所述半导体器件的耐压性能主要
有所述阱区105及缓冲区101之间的衬底100承担。在本实施中虽然所述阱区105及所述缓冲区101中的离子会少量扩散至所述衬底100内，但由于所述衬底100没有单独进行离子掺杂，但所述衬底100内的离子掺杂浓度依旧非常低，且远小于现有的ldmos器件漂移区的离子掺杂浓度，因此本实施例提供的所述半导体器件可以提供较大的击穿电压，使器件具有较好的耐压性能。
52.当本实施提供的所述半导体器件工作时，通过所述金属布线层113对所述第一金属层110施加正电压，此时，所述第一肖特基二极管正偏，所述第一浮栅层107内的电子穿过所述第一浮栅层107转移至所述第一金属层110内，使所述第一浮栅层107内产生大量空穴，所述缓冲区101及所述衬底100内的电子则穿过所述栅氧化层106转移至所述第一浮栅层107内，以完成电子的转移。此时所述衬底100、所述栅氧化层106与所述第一浮栅层107之间形成一个电容，本实施例提供的半导体器件的导通电阻的电阻率ρ
on
可表示为：
53.ρ
on
＝td/c
oxvg
54.其中，td为所述栅氧化层106的厚度，c
ox
为所述电容的电容值，vg为所述栅极电压的电压值。
55.由此可知，当所述栅氧化层106及所述第一浮栅层107不变时，本实施例提供的半导体器件的导通电阻可以通过调整所述第一金属层110上的电压值进行相应调整，且所述第一金属层110上的电压值越大，所述导通电阻越小。本实施例中所述半导体器件的导通电阻与所述第一金属层110上的电压值有关，而与所述衬底100及所述缓冲区101的掺杂离子浓度无关，因此减小所述导通电阻的同时不会减小所述击穿电压，进而提供导通电阻较小且击穿电压较大的半导体器件。
56.此外，对所述第一金属层110施加正电压的同时，对所述第二金属层104及所述漏区102施加负电压，所述第二肖特基二极管反偏，所述第二浮栅层109中产生大量电子，提高所述第一浮栅层107内的电子遂穿到所述第二浮栅层109内需要的能量，且由于所述第一浮栅层107与所述第二浮栅层109之间存在具有n型掺杂的所述掺杂层108，所述第二浮栅层109内的电子不会与所述第一浮栅层107内的空穴不会相互影响，进一步避免所述漏区102上的电压对所述第一浮栅层107的影响，确保所述第一浮栅层107上的实际电压为所述栅极电压，进而准确控制所述导通电阻的大小。
57.本实施例提供的半导体器件还包括：介质层112、金属硅化物层111及金属布线层113。
58.具体的，所述金属硅化物层111位于所述源区103及所述漏区102的顶面；所述介质层112覆盖所述金属硅化物层111、所述栅极结构、所述第一金属层110及所述第二金属层104；所述金属布线层113位于所述介质层112上，通过位于所述介质层112内的若干插塞114分别于所述源区103、所述漏区102、所述第一金属层110及所述第二金属层104电性连接，且所述金属布线层113将所述第二金属层104与所述漏区102短接。
59.需要说明的是，将所述第二金属层104与所述漏区102短接是为了确保对所述第二金属层104及所述漏区102施加电压时，所述第二浮栅层109与所述漏区102重叠部分的电势相同，避免所述漏区102与所述第二浮栅层109之间的电势差对所述衬底100内的电子转移的影响，进而减小所述漏区102电压对所述导通电阻的影响，在其它可选实施中，也可分别对所述第二金属层104及所述漏区102施加同一电压；此外，也可以不设置所述第二金属层
104，而是在所述第二浮栅层109上设置所述金属硅化物层111，所述金属布线层113通过所述插塞114与所述第二浮栅层109电性连接，仅需保证所述第二浮栅层109与所述漏区102上的电压相同即可。
60.基于此，本实施例还提供了一种半导体器件的制备方法，图2为所述半导体器件的制备方法的流程图。如图2所示，所述半导体器件的制备方法包括：
61.步骤s1：提供衬底，在所述衬底上形成栅极结构，所述栅极结构两侧的所述衬底内具有源区及漏区，所述栅极结构包括第一浮栅层，所述第一浮栅层还覆盖部分所述源区；
62.步骤s2：在所述第一浮栅层上形成第一金属层，所述第一金属层与所述第一浮栅层构成第一肖特基二极管，且所述第一肖特基二极管正偏。
63.图3～10为本实施例提供的半导体器件的制备方法的相应步骤的结构示意图。接下来，将结合图3～10对所述半导体器件的制备方法进行详细说明。
64.如图3所示，提供衬底100，并对所述衬底100进行轻掺杂，在所述衬底100内形成缓冲区101，所述缓冲区101为n型轻掺杂区。
65.如图4所示，对所述衬底100进行重掺杂，以在所述衬底100内分别形成源区103和漏区102，其中，所述漏区102位于所述缓冲区101内，且所述漏区102为n型重掺杂；所述源区103位于所述衬底100内且包括一个p型重掺杂区及一个n型重掺杂区。然后对所述衬底100进行热退火工艺，由于p型重掺杂区内的离子扩散较快，会在所述衬底100内形成p型轻掺杂的阱区105，所述源区103位于所述阱区105内。
66.如图5所示，在所述衬底100上依次形成氧化层及浮栅材料层，所述氧化层覆盖所述衬底100、所述阱区105、所述缓冲区101所述源区103及所述漏区102，所述浮栅材料层覆盖所述氧化层；进一步刻蚀所述浮栅材料层及所述氧化层，剩余的所述氧化层覆盖部分所述阱区105、部分所述缓冲区101、部分所述源区103、部分所述漏区102及所述衬底100，剩余的所述氧化层构成栅氧化层106，剩余的所述浮栅材料层覆盖所述栅氧化层106。
67.如图6所示，对所述浮栅材料层进行离子注入工艺，以在所述浮栅材料层内形成掺杂层108，剩余的所述浮栅材料层分别构成第一浮栅层107及第二浮栅层109，所述第一浮栅层107覆盖部分所述源区103、所述阱区105及所述衬底100，所述掺杂层108及所述第二浮栅层109覆盖部分所述漏区102，所述栅氧化层106、所述第一浮栅层107、所述第二浮栅层109及所述掺杂层108构成栅极结构。本实施例中所述掺杂层108的边缘与所述漏区102的边缘对齐，在其它可选实施例中，所述掺杂层108可以覆盖部分所述衬底100及部分所述漏区102。
68.如图7所示，在所述栅极结构上形成第一金属层110及第二金属层104，所述第一金属层110位于所述第一浮栅层107上，且位于所述第一浮栅层107靠近所述源区103的一端，所述第一金属层110与所述第一浮栅层107构成第一肖特基二极管；所述第二金属层104位于所述第二浮栅层109上，所述第二金属层104与所述第二浮栅层109构成第二肖特基二级管。
69.所述第一金属层110及所述第二金属层104的材料为金、银、铝、铂等贵金属。
70.如图8所示，在所述源区103及所述漏区102的上形成金属硅化物层111。
71.如图9所示，形成介质层112，所述介质层112覆盖所述栅极结构、所述金属硅化物层111、所述第一金属层110及所述第二金属层104。
72.如图10所示，刻蚀所述介质层112，以在所述介质层112内形成露出所述源区103、所述漏区102、所述第一金属层110及所述第二金属层104的开口；然后，在所述介质层112上形成金属材料，所述金属材料还充满所述开口，所述开口内的所述金属材料构成若干插塞114分别于所述第一金属层110、所述第二金属层104、所述源区103及所述漏区102电性连接，所述介质层112上的所述金属材料构成金属布线层113，且所述金属布线层113将所述第二金属层104与所述漏区102短接。
73.当所述半导体器件工作时，通过所述插塞114对所述第一金属层110施加栅极电压，对所述第二金属层104及所述漏区102施加漏极电压，所述栅极电压为正压，所述漏极电压为负压，此时所述第一肖特基二极管正偏，所述第二肖特基二极管反偏，所述第一浮栅层107内产生大量空穴，所述衬底100内的电子穿过所述栅氧化层106遂穿至所述第一浮栅层107内，所述第一肖特基二极管上施加的所述栅极电压的电压值越大，所述第一浮栅层107内的空穴浓度越高，所述电子遂穿需要的能量越小，进而所述半导体器件的导通电阻越小，且所述半导体器件的导通电阻可根据所述栅极电压的电压值进行调整，获得可变的导通电阻。
74.综上，本发明提供的半导体器件中，取消了所述源区与所述漏区之间的漂移区，使所述半导体器件的耐压性能主要由所述源区与所述漏区之间的衬底承担，且由于本发明中所述衬底没有进行离子掺杂，所述源区及所述漏区扩散至所述衬底内的掺杂离子较少，所述半导体器件具有较大的击穿电压；当所述半导体器件工作时，可以对第一金属层施加正电压，所述第一浮栅层与所述第一金属层可以构成第一肖特基二极管，且所述第一肖特基二极管正偏，所述第一浮栅层中的电子会流入所述第一金属层内，使所述第一浮栅层中出现大量的空穴，进而促使所述衬底内的电子转移至所述第一浮栅层内，此时所述半导体器件的导通电阻与所述第一金属层上施加的正电压的大小有关，且所述导通电阻可调，本实施例中提供的半导体器件的击穿电压与导通电阻之间不会相互影响，使得器件具有较大击穿电压且导通电阻可变。
75.同时，所述栅极结构还包括掺杂层及第二浮栅层，所述掺杂层及所述第二浮栅层覆盖部分所述漏区，且所述掺杂层位于所述第一浮栅层及所述第二浮栅层之间，以减少所述第一浮栅层内空穴与所述第二浮栅层内电子的相互影响；当所述半导体器件工作时，对所述第二浮栅层及所述漏区施加相同的电压，减小所述漏区上的电压对对所述第一金属层及所述第一浮栅层上电压的影响。
76.此外，在所述第二浮栅层上形成第二金属层，且所述金属布线层将所述第二金属层与所述漏区电性连接，当所述半导体器件工作时，在所述第二金属层上施加负电压，所述第二金属层与所述第二浮栅层之间构成的第二肖特基二极管反偏，使所述第二肖特基二极管具有较高的势垒，阻挡所述第一浮栅层内的空穴遂穿至所述第二浮栅层及所述漏区内，保证所述第一浮栅层内空穴的浓度，降低所述衬底内电子流入所述第一浮栅层内需要的能量，进而获得较小的导通电阻。
77.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。