源极和台面结构集成肖特基二极管的VDMOSFET器件

源极和台面结构集成肖特基二极管的vdmosfet器件
技术领域
1.本发明涉及功率电子技术领域，具体涉及一种源极和台面结构集成肖特基二极管的vdmosfet器件。


背景技术：

2.在功率电子技术领域中，垂直双扩散金属氧化物半导体场效应晶体管(vdmosfet,vertical double-diffused mosfet)是功率半导体中应用最广泛的一类功率器件，它具有易驱动、开关速度快、可集成、工艺简单等优点。
3.现有的vdmosfet结构中，为避免寄生npn晶体管开启，通常会在p型基区表面引入p+欧姆接触区，使p型基区和n+源区短路。同时vdmosfet用于功率开关时，p+欧姆接触区与n型漂移区形成pn结体二极管作为续流通路。该pn结体二极管从续流时的导通状态到关断状态会经历少子抽取的反向恢复过程，增大了器件的开关功耗，降低电路的效率，严重的会产生极大的反向尖峰电流使器件的可靠性下降。
4.因此在实际应用中，通常采用在器件源漏极两端并联一个开启电压小于体二极管的肖特基二极管的方法来提供续流通路并保证体二极管不会导通，这种方法增加了电路设计的复杂性和成本。常见的集成肖特基设计有裂源、裂栅等形式，然而所集成的肖特基二极管的接触面积由于vdmosfet对元胞尺寸的约束要求，其续流能力通常受到限制。


技术实现要素：

5.本发明提供了一种源极和台面结构集成肖特基二极管的vdmosfet器件以解决现有技术中存在的上述问题。该源极和台面结构集成肖特基二极管的vdmosfet器件包括漏极、衬底、n-漂移区、p型基区、栅极、栅介质层、n+源区、p+欧姆接触区、源极和台面结构，其中，所述衬底设置在所述漏极上；所述n-漂移区设置在所述衬底上；所述n-漂移区的上表面中部设置有台面结构，所述台面结构两侧的所述n-漂移区中分别设置有p+欧姆接触区，每个p+欧姆接触区远离所述台面结构的一侧均设置有p型基区，每个p型基区的上方均设置有n+源区，且每个n+源区与对应侧的所述p+欧姆接触区的侧面接触；所述n-漂移区、所述p型基区、所述n+源区和所述p+欧姆接触区的上表面均齐平。
6.所述栅介质层设置在所述台面结构的两侧，且覆盖所述n-漂移区和p型基区的上表面以及所述n+源区的至少部分上表面；所述栅极设置在所述栅介质层的内部；所述栅介质层、所述p+欧姆接触区和所述台面结构均由源极覆盖；所述台面结构与所述源极的接触界面为肖特基接触。
7.在本发明的一个实施例中，所述台面结构的顶部低于所述源极的顶部，所述台面结构的两侧与所述栅介质层间隔设置。
8.在本发明的一个实施例中，所述台面结构的两侧设置有凸台，所述凸台向所述栅介质层延伸且与所述栅介质层间隔；所述凸台的下表面与所述n+源区和所述p+欧姆接触区的顶部通过所述源极间隔；所述凸台与所述源极的接触界面为肖特基接触。
9.在本发明的一个实施例中，所述源极与所述p+欧姆接触区的接触界面形成欧姆接触，所述源极与所述n+源区的接触界面形成欧姆接触。
10.在本发明的一个实施例中，所述p型基区为l形，并且，所述n+源区设置在所述p型基区与所述p+欧姆接触区围成的区域内。
11.在本发明的一个实施例中，所述n+源区的掺杂浓度为3
×
10
19
cm-3
，所述p+欧姆接触区的掺杂浓度为1
×
10
19
cm-3
，所述台面结构的掺杂浓度为3
×
10
14
cm-3
。
12.在本发明的一个实施例中，所述台面结构的上表面开设有第一沟槽，所述第一沟槽沿着所述台面结构的长度方向延伸，所述第一沟槽的底部高于所述n-漂移区的顶部或者与所述n-漂移区的顶部齐平。
13.在本发明的一个实施例中，所述第一沟槽与所述源极的接触界面为肖特基接触。
14.在本发明的一个实施例中，所述台面结构的两侧分别开设有多个平行的第二沟槽，每个第二沟槽沿着所述台面结构的顶部延伸至所述台面结构的底部。
15.在本发明的一个实施例中，所述第二沟槽与所述源极的接触界面为肖特基接触。
16.与现有技术相比，本发明的有益效果在于：
17.1、本发明提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件，通过在n-漂移区上方设置台面结构，形成源极与台面结构的肖特基接触以替代外接的肖特基二极管作为续流通路，降低了器件设计的复杂性，避免引起二极管的通电劣化，提升器件可靠性。
18.2、本发明通过在台面结构开设沟槽或凸台，增大了台面结构的表面积，使得源极与台面结构的肖特基接触面积等效增大，从而集成肖特基二极管的导通能力增强、进而提升了vdmosfet的续流能力。
19.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
20.图1是本发明实施例提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件的结构图；
21.图2是本发明实施例提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件的又一结构图；
22.图3是本发明实施例提供的台面结构上开设有沟槽的一种源极和台面结构集成肖特基二极管的vdmosfet器件的结构图；
23.图4(a)是本发明实施例提供的台面结构两侧开设有沟槽的一种源极和台面结构集成肖特基二极管的vdmosfet器件的结构图；
24.图4(b)是根据图4(a)提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件的去除源极的俯视图。
具体实施方式
25.为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种源极和台面结构集成肖特基二极管的vdmosfet器件进行详细说明。
26.有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
27.应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
28.请参见图1，图1是本发明实施例提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件的结构图。该vdmosfet器件包括漏极1、衬底2、n-漂移区3、p型基区4、栅极5、栅介质层6、n+源区7、p+欧姆接触区8、源极9和台面结构10。
29.具体地，衬底2设置在漏极1上，衬底2为n型si材料，该n型si的掺杂离子为氮离子或磷离子，掺杂浓度为1
×
10
19
cm-3
。n-漂移区3设置在衬底2上，掺杂浓度为3
×
10
14
cm-3
；n-漂移区3的上表面中部设置有台面结构10，台面结构10与n-漂移区3的材质相同、掺杂浓度相同。台面结构10两侧的n-漂移区3中分别设置有p+欧姆接触区8，p+欧姆接触区8的掺杂浓度为1
×
10
19
cm-3
。每个p+欧姆接触区8远离台面结构10的一侧均设置有p型基区4，p型基区4表面至p型基区4底部靠近n-漂移区3边界掺杂浓度从5
×
10
16
cm-3
逐步递减至1
×
10
15
cm-3
。每个p型基区4的上方均设置有n+源区7，且每个n+源区7与对应侧的p+欧姆接触区8接触，n+源区7的掺杂浓度为3
×
10
19
cm-3
。并且，n-漂移区3、p型基区4、n+源区7和p+欧姆接触区8的上表面均齐平。
30.栅介质层6设置在台面结构10的两侧，且覆盖n-漂移区3和p型基区4的上表面以及n+源区7的至少部分上表面，即，栅介质层6不完全覆盖n+源区7的上表面。栅极5设置在栅介质层6的内部，材料为多晶硅。栅介质层6、p+欧姆接触区8和台面结构10均由源极9覆盖。栅介质层6能够间隔栅极5，使得栅极5与n-漂移区3、p型基区4、n+源区7以及源极9均不接触。
31.此外，台面结构10与源极9的接触界面为肖特基接触，源极9与p+欧姆接触区8的接触界面形成欧姆接触，源极9与n+源区7的接触界面形成欧姆接触。
32.优选地，n-漂移区3厚度为60～70um，台面结构10掺杂浓度为3
×
10
14
cm-3
，宽度为0.8～2.4um，高度为0.6～1.8um。
33.请参见图2，图2是本发明实施例提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件的又一结构图。如图2所示，台面结构10还可以分别向侧面和上方延伸。具体地，台面结构10的两侧设置有凸台13，凸台13向栅介质层6延伸且与栅介质层6间隔，即凸台13与栅介质层6不接触。
34.凸台13的下表面与n+源区7和p+欧姆接触区8的顶部通过源极9间隔。
35.此外，凸台13与台面结构10的材质相同、掺杂浓度相同，并且，凸台13与源极9的接触界面为肖特基接触。
36.本实施例提供的源极和台面结构集成肖特基二极管的vdmosfet器件通过设置台面结构形成源极与台面结构的肖特基接触以替代外接的肖特基二极管作为续流通路，降低
了器件设计的复杂性，避免引起二极管的通电劣化，提升器件可靠性。并且，为台面结构开设凸台，等效增大了体二极管肖特基接触的面积，使得集成肖特基二极管的导通能力增强、进而提升了vdmosfet的续流能力。
37.实施例二
38.在实施例一的基础上，本实施例提出了一种台面结构上开设有沟槽的一种源极和台面结构集成肖特基二极管的vdmosfet器件，如图3所示，该vdmosfet器件基于上述实施例一中描述的源极和台面结构集成肖特基二极管的vdmosfet器件还包括第一沟槽11，该第一沟槽11开设在台面结构10的上表面，第一沟槽11沿着台面结构10的长度方向延伸，第一沟槽11的底部高于n-漂移区3的顶部或者与n-漂移区3的顶部齐平。
39.进一步地，第一沟槽11和源极9的接触界面为肖特基接触。
40.优选地，本实施例的台面结构10宽度为1～3um，高度为1～3um。台面结构10上表面开设的第一沟槽11，槽宽为0.5～2um，槽深h为0.5～2um，其中，第一沟槽11的槽长与台面结构10的长度相同，第一沟槽11的槽深h为第一沟槽沿台面结构10上表面向台面结构10内部开设的槽口深度。
41.本实施例提供的源极和台面结构集成肖特基二极管的vdmosfet器件，通过在台面结构上表面开设沟槽，增加了肖特基接触面，等效增大了体二极管肖特基接触的面积，使得集成肖特基二极管的导通能力增强、进而提升了vdmosfet的续流能力。
42.实施例三
43.请参见图4(a)和图4(b)，图4(a)是本发明实施例提供的台面结构两侧开设有沟槽的一种源极和台面结构集成肖特基二极管的vdmosfet器件的结构图；图4(b)是根据图4(a)提供的一种源极和台面结构集成肖特基二极管的vdmosfet器件的去除源极的俯视图。
44.基于上述实施例一中描述的源极和台面结构集成肖特基二极管的vdmosfet器件，本实施例的vdmosfet器件还包括开设在台面结构10的两侧的多个平行的第二沟槽12，第二沟槽12沿着台面结构10两侧的顶部开设至该台面结构10的底部。
45.如图4(b)所示，台面结构10两侧沿长度方向开设有多个第二沟槽12。
46.进一步地，第二沟槽12与源极9的接触界面为肖特基接触。
47.优选地，本实施例的台面结构10宽度为1～3um，高度为1～3um。第二沟槽12的槽宽w为2um，槽深d为0.3～1.3um。其中，第二沟槽12的长度为从台面结构10的顶部至台面结构10的底部，即第二沟槽12的槽长与台面结构10的高度相等，第二沟槽12的槽深d是指第二沟槽12沿台面结构10侧面向台面结构10内部开设的槽口纵深，第二沟槽12的槽宽w是指第二沟槽12底部平行于台面结构10长度方向的槽口宽度。
48.以下根据第二沟槽12的面积计算公式对第二沟槽开设的工艺条件进行说明，若未特别指出，以下第二沟槽12均指每个第二沟槽12。
49.其中，第二沟槽12的两个侧壁的面积之和＝第二沟槽12的槽深d
×
台面结构10的高度
×
2，第二沟槽12的开口面积＝第二沟槽12的槽深d*第二沟槽12的槽宽w。在本发明的实施例中，第二沟槽12的两个侧壁的面积之和大于第二沟槽12的开口面积。
50.本实施例提供的源极和台面结构集成肖特基二极管的vdmosfet器件，通过在台面结构外部开设平行沟槽区，通过简单地工艺增加了侧壁肖特基接触面，等效增大了体二极管肖特基接触的面积，使得集成肖特基二极管的导通能力增强、进而提升了vdmosfet的续
流能力。
51.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出增大台面外表面以增大了体二极管肖特基接触的面积的若干简单推演或替换，都应当视为属于本发明的保护范围。