一种钳位电压可选的多台阶肖特基接触SiC-TVS器件及制备方法

一种钳位电压可选的多台阶肖特基接触sic-tvs器件及制备方法
技术领域
1.本发明属于微电子技术领域，具体涉及一种钳位电压可选的多台阶肖特基接触sic-tvs器件及制备方法。


背景技术：

2.雷电、电磁脉冲等瞬时高能量浪涌冲击会使电子元器件及其下游电子学系统失效甚至损毁。瞬态电压抑制二极管(transient voltage suppressor,tvs)具有吸收功率高、响应速度快和钳位电压稳定等优势，能够有效防护异常高能浪涌冲击对器件及电路系统的损害。通常将其并联于工作电路两端，当发生瞬态浪涌冲击时，tvs会在短时间内导通并吸收浪涌功率，将其端电压钳位到预设值，从而确保电子元器件/系统免受过压或过流冲击而损坏。
3.碳化硅(sic)材料具有优越的材料物理特性，用其制备tvs器件相比于传统si基tvs器件具有以下优势：1)宽禁带特性使sic具有极低的本征载流子浓度，因此sic-tvs的漏电流远小于si-tvs，由此进一步带来优良的阻断特性、刚性钳位效果和耐高温等优势；2)高临界击穿电场使得sic-tvs在相同的耐电下具有更小的漂移区厚度，从而降低了导通电阻、提高了响应速度；3)高热导率确保了sic-tvs在高温下可将热量更快的耗散，提高可靠性；4)相对于si-tvs常用的串并联组件形式，sic-tvs可采用单芯获得与si-tvs串并联组件相同的电流或电压，从而节省了系统尺寸。因此，sic-tvs在高温、强辐射电磁干扰等极端复杂工作环境领域正得到越来越多的关注。
4.通常电路系统的工作电压确定时，则对应一个精确的钳位电压值；若电路系统的工作电压需根据某些外部条件变化(如工作温度、频率等因素)进行改变，则钳位电压也需要随之调整变化对应，此时就需要多个tvs构建防护电路拓扑。这无疑会引起整个系统尺寸的增大以及功耗的增加。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了一种钳位电压可选的多台阶肖特基接触sic-tvs器件及制备方法。本发明要解决的技术问题通过以下技术方案实现：
6.本发明的一个实施例提供了一种钳位电压可选的多台阶肖特基接触sic-tvs器件，所述多台阶肖特基接触sic-tvs器件包括：
7.碳化硅衬底层，所述碳化硅衬底层具有第一上表面和第二上表面，且所述第一上表面位于所述第二上表面的上方，所述第一上表面和所述第二上表面之间的第一斜角侧壁面与所述第二上表面形成的锐角夹角为θ；
8.碳化硅外延层，所述碳化硅外延层位于所述碳化硅衬底层之上，在所述碳化硅外延层上表面的一端边缘形成n级台阶结构，每一级所述台阶结构包含第二斜角侧壁面和水平台面，所述第二斜角侧壁面与所述水平台面形成的锐角夹角为θ，且最靠近所述碳化硅衬
底层的第n级台阶结构的所述第二斜角侧壁面与所述第一斜角侧壁面具有连续性，n≥1，其中，当n≥2时，第k级台阶结构对应的刻蚀深度为hk–hk-1
，hk为第k级台阶结构的水平台面与所述碳化硅衬底层的上表面之间的垂直距离，h
k-1
为第k-1级台阶结构的水平台面与所述碳化硅衬底层的上表面之间的垂直距离，1≤k≤n；
9.若干负电极，所述若干负电极分别位于所述碳化硅外延层上的若干个水平台面之上；
10.正电极，所述正电极位于碳化硅衬底层的下表面；
11.其中，所述碳化硅外延层为轻掺杂，所述碳化硅衬底层的导电类型与所述碳化硅外延层的导电类型相反。
12.在本发明的一个实施例中，若所述碳化硅衬底层的导电类型为n型，则所述碳化硅外延层的导电类型为p型，若所述碳化硅衬底层的导电类型为p型，则所述碳化硅外延层的导电类型为n型。
13.在本发明的一个实施例中，所述碳化硅外延层的掺杂浓度范围为1
×
10
15
～1
×
10
17
cm-3
。
14.在本发明的一个实施例中，所述θ的范围为5
°
～80
°
。
15.在本发明的一个实施例中，所述θ的范围为10
°
～45
°
。
16.在本发明的一个实施例中，所述碳化硅衬底层的刻蚀深度为0.5～2μm。
17.在本发明的一个实施例中，所述负电极与碳化硅外延层表面形成肖特基接触。
18.在本发明的一个实施例中，所述负电极的材料为ni、ti、al、ag中的一种或为由ni、ti、al、ag中的多种组合成的复合层。
19.本发明一个实施例还提供一种钳位电压可选的多台阶肖特基接触sic-tvs器件的制备方法，用于制备上述任一项实施例所述的多台阶肖特基接触sic-tvs器件，当n≥2时，所述制备方法包括：
20.步骤1、选取碳化硅衬底层；
21.步骤2、在所述碳化硅衬底层上外延生长碳化硅外延层；
22.步骤3、在所述碳化硅外延层表面淀积sio2层；
23.步骤4、在sio2层表面涂胶光刻，经曝光、显影、后烘、uv固胶，形成光刻胶刻蚀掩膜；
24.步骤5、采用icp或rie等离子体干法刻蚀技术刻蚀sio2层，形成sio2刻蚀掩膜；
25.步骤6、去除光刻胶；
26.步骤7、采用icp或rie等离子体干法刻蚀技术刻蚀所述碳化硅外延层，形成具有第二斜角侧壁面和水平台面的第一级台阶结构；
27.步骤8、去除sio2刻蚀掩膜，并清洗成光片；
28.步骤9、在所述碳化硅外延层表面重新淀积sio2层；
29.步骤10、在sio2层表面涂胶光刻，经曝光、显影、后烘、uv固胶，形成光刻胶刻蚀掩膜；
30.步骤11、采用icp或rie等离子体干法刻蚀技术刻蚀sio2层，形成sio2刻蚀掩膜；
31.步骤12、去除光刻胶；
32.步骤13、采用icp或rie等离子体干法刻蚀技术刻蚀所述碳化硅外延层，形成具有
第二斜角侧壁面和水平台面的第二级台阶结构；
33.步骤14、去除sio2刻蚀掩膜，并清洗成光片；
34.步骤15、重复步骤9至步骤14，以形成n级台阶结构；
35.步骤16、在所述碳化硅外延层表面淀积sio2层；
36.步骤17、在sio2层表面涂胶光刻，经曝光、显影、后烘、uv固胶，形成光刻胶刻蚀掩膜；
37.步骤18、采用icp或rie等离子体干法刻蚀技术刻蚀sio2层，形成sio2刻蚀掩膜；
38.步骤19、去除光刻胶；
39.步骤20、采用icp或rie等离子体干法刻蚀技术刻蚀所述碳化硅外延层和所述碳化硅衬底层，以在所述碳化硅衬底层形成低于第一上表面的第二上表面，且所述第一上表面和所述第二上表面之间的第一斜角侧壁面和所述第二斜角侧壁面具有连续性；
40.步骤21、去除sio2刻蚀掩膜，并清洗成光片；
41.步骤22、在所述碳化硅衬底层的背面形成正电极；
42.步骤23、在所述碳化硅外延层的各级水平台面表面形成肖特基接触的负电极。
43.与现有技术相比，本发明的有益效果：
44.本发明利用sic的材料特性优势和台面刻蚀终端原理，构造上端电极为肖特基接触的多级斜角台面结构，避免器件边缘发生电场集中，使雪崩击穿发生在器件内部的pn结处。多级肖特基接触电极对应了不同的漂移区厚度，从而实现在单管tvs芯片上更宽范围的钳位电压选择，解决电路系统因工作电压变化而需要多个tvs器件防护所引起的系统尺寸增大及功耗增加等问题。
附图说明
45.图1为本发明提供的一种钳位电压可选的多台阶肖特基接触sic-tvs器件的结构示意图；
46.图2为本发明提供的一种钳位电压可选的一级台阶肖特基接触sic-tvs器件的结构示意图；
47.图3为本发明提供的另一种钳位电压可选的多台阶肖特基接触sic-tvs器件的结构示意图；
48.图4为本发明提供的又一种钳位电压可选的多台阶肖特基接触sic-tvs器件的结构示意图；
49.图5为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件结构示意图；
50.图6为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件的钳位特性曲线图；
51.图7为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第一负电极时的二维击穿电场分布图和沿pn结边界的横向电场分布曲线图；
52.图8为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第一负电极时的雪崩击穿路径图；
53.图9为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通
第四负电极时的二维击穿电场分布图和沿pn结边界的横向电场分布曲线图；
54.图10为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第四负电极时的雪崩击穿路径图；
55.图11为本发明提供的一种钳位电压可选的多台阶肖特基接触sic-tvs器件的制备工艺流程图。
具体实施方式
56.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
57.需要说明的是，本实施例中提到的“上”“下”“左”“右”为该sic-tvs器件处于图示状态时的位置关系，“长”为该sic-tvs器件处于图示状态时的横向尺寸，“深”为该sic-tvs器件处于图示状态时的纵向尺寸。
58.实施例一
59.请参见图1和图2，图1为本发明实施例提供的一种钳位电压可选的多台阶肖特基接触sic-tvs器件的结构示意图，图2为本发明提供的一种钳位电压可选的一级台阶肖特基接触sic-tvs器件的结构示意图。本发明实施例提供一种钳位电压可选的多台阶肖特基接触sic-tvs器件，该多台阶肖特基接触sic-tvs器件包括：
60.碳化硅衬底层101，碳化硅衬底层101具有第一上表面1011和第二上表面1012，且第一上表面1011位于第二上表面1012的上方，第一上表面1011和第二上表面1012之间的第一斜角侧壁面1013与第二上表面1012形成的锐角夹角为θ；
61.碳化硅外延层102，碳化硅外延层102位于碳化硅衬底层101之上，在碳化硅外延层102上表面的一端边缘形成n级台阶结构，每一级台阶结构包含第二斜角侧壁面103和水平台面104，第二斜角侧壁面103与水平台面104形成的锐角夹角为θ，且最靠近碳化硅衬底层101的第n级台阶结构的第二斜角侧壁面103与第一斜角侧壁面1013具有连续性，n≥1，其中，当n＝1时，请参见图2，仅包括一级台阶，即在碳化硅衬底层101的第一上表面1011仅设置有一包括一个第二斜角侧壁面103和水平台面104的碳化硅外延层102，该碳化硅衬底层101的水平台面104上直接设置一负电极105，而当n≥2时，如图1所示，具有多个水平台面104，则第k级台阶结构对应的刻蚀深度为hk–hk-1
，hk为第k级台阶结构的水平台面104与碳化硅衬底层101的上表面之间的垂直距离，h
k-1
为第k-1级台阶结构的水平台面104与碳化硅衬底层101的上表面之间的垂直距离，1≤k≤n；
62.若干负电极105，若干负电极105分别位于碳化硅外延层102上的若干个水平台面104之上；
63.正电极106，正电极位于碳化硅衬底层101的下表面；
64.其中，碳化硅衬底层101为重掺杂，碳化硅外延层102为轻掺杂，由此可以产生浓度突变结，有利于空间电荷区的耗尽从而实现雪崩击穿，碳化硅衬底层101的导电类型与碳化硅外延层102的导电类型相反，由此通过施加外电压后可以形成反偏pn结。
65.进一步的，如图3所示，若碳化硅衬底层101的导电类型为n型，则碳化硅外延层102的导电类型为p型，如图4所示，若碳化硅衬底层101的导电类型为p型，则碳化硅外延层102的导电类型为n型。
66.进一步的，负电极与碳化硅外延层表面形成肖特基接触。
67.具体而言，台阶结构对应的刻蚀深度决定每一级台阶结构的外延层厚度，不同的外延层厚度则取决于器件所包含的不同的钳位电压档位设计选择。
68.针对电路系统工作电压需动态调整的场景应用，提出了一种钳位电压可选的多台阶肖特基接触sic-tvs器件结构，利用sic的材料特性优势和台面刻蚀终端原理，构造上端电极为肖特基接触的多级斜角台面结构，避免器件边缘发生电场集中，使雪崩击穿发生在器件内部的pn结处。多级肖特基接触电极对应了不同的漂移区厚度(即碳化硅外延层的厚度)，从而实现在单管tvs芯片上更宽范围的钳位电压选择，解决电路系统因工作电压变化而需要多个tvs器件防护所引起的系统尺寸增大及功耗增加等问题。
69.可选的，碳化硅外延层的掺杂浓度范围为1
×
10
15
～1
×
10
17
cm-3
。
70.可选的，锐角夹角θ的范围为5
°
～80
°
。
71.优选的，锐角夹角θ的范围为10
°
～45
°
。θ为10
°
～45
°
时，更有利于缓解pn结在侧壁表面处的电场集中问题。
72.可选的，碳化硅衬底层的刻蚀深度为0.5～2μm。该碳化硅衬底层的刻蚀深度范围首先有利于在pn结表面处形成正倾斜角刻蚀终端，从而有利于缓解电场集中的问题。其次，刻蚀进衬底的深度保持浅层适度，有利于降低刻蚀工艺的难度。
73.可选的，负电极的材料为ni、ti、al、ag中的一种或为由ni、ti、al、ag中的多种组合成的复合层。
74.其中，n+表示重掺杂n型区，n-表示轻掺杂n型区，p+表示重掺杂p型区，p-表示轻掺杂p型区。
75.针对电路系统工作电压需动态调整的场景应用，本发明提供了一种钳位电压可选的多台阶肖特基接触sic-tvs器件结构，利用了sic的材料特性优势，用于解决电路系统因并联多个tvs单管器件而引起的尺寸增大、功耗增加等问题。
76.本发明采用干法刻蚀形成多级电极台阶，利用每级台阶对应的有效碳化硅外延层漂移区厚度的差别实现不同的击穿电压和钳位电压，即实现了在单管tvs芯片上的多个钳位电压档位的集成；通过改变碳化硅外延层单一结构参数(如碳化硅外延层浓度)，亦可实现钳位电压预设值整体选择范围的调整，具有较好的设计便利性。
77.本发明台阶上的电极可采用直接淀积金属的方式形成，由于外延层为轻掺杂sic层，因此sic-tvs的上端的台阶上的电极为肖特基接触型，避免了常规sic-tvs需要制备p型欧姆接触的难题。
78.本发明融入了正倾斜角台面刻蚀终端结构并通过控制刻蚀角度，使器件的雪崩击穿发生在器件内部的pn结处，避免了肖特基接触界面和器件台阶侧壁边缘的高电场集中风险，提高了sic-tvs的耐压可靠性。
79.实施例二
80.请参见图5、图6、图7、图8、图9和图10。图5为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件结构示意图，图6为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件的钳位特性曲线图，图7为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第一负电极时的二维击穿电场分布图和沿pn结边界的横向电场分布曲线图，图8为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器
件在接通第一负电极时的雪崩击穿路径图，图9为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第四负电极时的二维击穿电场分布图和沿pn结边界的横向电场分布曲线图，图10为本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第四负电极时的雪崩击穿路径图。
81.本发明提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件的实施例，如图5所示，该实施例的器件结构包括：
82.碳化硅衬底层101，碳化硅衬底层101的厚度为350μm，掺杂类型为n型，掺杂浓度为5
×
10
18
cm-3
。第二上表面1012的宽度为10μm，第一斜角侧壁面1013与第二上表面1012形成的锐角夹角θ为45
°
，碳化硅衬底层101的刻蚀深度为0.5μm。
83.碳化硅外延层102，碳化硅外延层102的厚度为2.5μm，掺杂类型为p型，掺杂浓度为6
×
10
16
cm-3
。基于碳化硅衬底层101中的刻蚀角度，碳化硅衬底层101和碳化硅外延层102之间的n+/p-结在侧壁边缘形成了正倾斜角的刻蚀终端结构。碳化硅外延层102通过干法刻蚀形成4个台阶，每个台阶处的第二斜角侧壁面103与水平台面104形成的锐角夹角θ为45
°
，水平台面104的宽度为10μm，每个台阶对应的外延层厚度分别为：h1＝2.5μm，h2＝2.0μm，h3＝1.5μm，h4＝1.0μm。
84.基于本实施例的钳位电压可选的四台阶肖特基接触sic-tvs器件的基本结构，采用sentaurus tcad软件进行了仿真验证。动态特性仿真采用的信号源为峰值电压为1000v的10/1000μs的脉冲信号。
85.请参见图6，图6为本发明实施例提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件的钳位特性曲线。可以看到，接通第一负电极cathode1可以实现425v的钳位电压，接通第二负电极cathode2可以实现399v的钳位电压，接通第三负电极cathode3可以实现308v的钳位电压，接通第四负电极cathode4可以实现230v的钳位电压，实现了在单管tvs芯片上的多个钳位电压档位集成的效果。
86.请参见图7，图7为本发明实施例提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第一负电极时的二维击穿电场分布图及沿pn结边界的横向电场分布曲线。可以看到，pn结在台阶侧壁边缘处的电场值为0.8mv/cm，肖特基接触界面的电场值为0.56mv/cm，均远小于器件内部pn结处的最大峰值电场值3.05mv/cm。本发明实施例所提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件通过pn结边缘正倾斜角台面刻蚀终端结构的制备和台面处肖特基接触的设计设置，避免了电极接触界面和器件台阶侧壁边缘的高电场集中，使器件的雪崩击穿发生在器件内部的pn结处，提高了sic-tvs的耐压可靠性。
87.请参见图8，图8为本发明实施例提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第一负电极时的雪崩击穿路径图，可以看到，雪崩击穿路径位于器件体内pn结与第一负电极之间的外延层，远离器件的台阶侧壁边缘。
88.请参见图9，图9为本发明实施例提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第四负电极时的二维击穿电场分布图及沿pn结边界的横向电场分布曲线。可以看到，pn结在台阶侧壁边缘处的电场值为0.88mv/cm，肖特基接触界面的电场值为1.22mv/cm，均远小于器件内部pn结处的最大峰值电场值2.9mv/cm。本发明实施例所提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件通过pn结边缘正倾斜角台面刻蚀终端
结构的制备和台面处肖特基接触的设计设置，避免了电极接触界面和器件台阶侧壁边缘的高电场集中，使器件的雪崩击穿发生在器件内部的pn结处，提高了sic-tvs的耐压可靠性。
89.请参见图10，图10为本发明实施例提供的一种钳位电压可选的四台阶肖特基接触sic-tvs器件在接通第四负电极时的雪崩击穿路径图，可以看到，雪崩击穿路径位于器件体内pn结与第四负电极之间的外延层，远离器件的台阶侧壁边缘。
90.实施例三
91.请参见图11，图11为本发明提供的一种钳位电压可选的多台阶肖特基接触sic-tvs器件的制备工艺流程图，当n≥2时，主要制备工艺流程步骤如下所述：
92.(a)、选取碳化硅衬底层101。
93.(b)、在碳化硅衬底层101上外延生长碳化硅外延层102。
94.具体的，在碳化硅衬底层101上外延生长一层p-epi，形成碳化硅外延层102。
95.(c)、在碳化硅外延层表面淀积sio2层。
96.具体的，在碳化硅外延层102表面通过pecvd(等离子增强化学气相淀积，plasma enhanced chemical vapor deposition)淀积sio2层，厚度为1～2μm。
97.(d)、在sio2层表面涂胶光刻，经曝光、显影、后烘、uv固胶(紫外固化胶)，形成光刻胶(photoresist，pr)刻蚀掩膜。
98.(e)、采用icp(inductive coupled plasma emission spectrometer，电感耦合等离子体)或rie(reactive ion etching，反应离子刻蚀)等离子体干法刻蚀技术刻蚀sio2层，形成sio2刻蚀掩膜。
99.(f)、去除光刻胶。
100.(g)、采用icp或rie等离子体干法刻蚀技术刻蚀碳化硅外延层102，形成满足刻蚀深度要求和侧壁角度θ要求的第一级台阶结构，该第一级台阶结构包括第二斜角侧壁面103和水平台面104。
101.(h)、去除sio2刻蚀掩膜，并清洗成光片。
102.(i)、在碳化硅外延层表面重新淀积sio2层。
103.(j)、在sio2层表面涂胶光刻，经曝光、显影、后烘、uv固胶，形成光刻胶刻蚀掩膜。
104.(k)、采用icp或rie等离子体干法刻蚀技术刻蚀sio2层，形成sio2刻蚀掩膜。
105.(l)、去除光刻胶。
106.(m)、采用icp或rie等离子体干法刻蚀技术刻蚀碳化硅外延层102，形成满足刻蚀深度要求和侧壁角度θ要求的第二级台阶结构，第二级台阶结构包括第二斜角侧壁面103和水平台面104的第二级台阶结构。
107.(n)、去除sio2刻蚀掩膜，并清洗成光片。
108.(o)、重复步骤i至步骤n，以形成n级具有斜角的台阶结构。
109.(p)、通过pecvd在碳化硅外延层102表面淀积sio2层，厚度为2～4μm。
110.(q)、在sio2层表面涂胶光刻，经曝光、显影、后烘、uv固胶，形成光刻胶刻蚀掩膜；
111.(r)、采用icp或rie等离子体干法刻蚀技术刻蚀sio2层，形成sio2刻蚀掩膜。
112.(s)、去除光刻胶。
113.(t)、采用icp或rie等离子体干法刻蚀技术刻蚀碳化硅外延层102和碳化硅衬底层101，以在碳化硅衬底层101形成低于第一上表面1011的第二上表面1012，且第一上表面
1011和第二上表面1012之间的第一斜角侧壁面1013和第二斜角侧壁面103具有连续性，最终形成sic-tvs器件的隔离台面。
114.(u)、去除sio2刻蚀掩膜，并清洗成光片。
115.(v)、在所述碳化硅衬底层101的背面形成正电极。
116.具体的，在碳化硅衬底层101背面淀积200nm的金属ni，经过1000℃/2min退火形成钳位电压可选的多台阶肖特基接触sic-tvs器件的欧姆接触正电极。
117.(w)、在碳化硅外延层102的各级水平台面表面形成肖特基接触的负电极。
118.具体的，在碳化硅外延层102内的各级水平台面104表面淀积ni、ti、al、ag中的一种或多种复合层，形成钳位电压可选的多台阶肖特基接触sic-tvs器件的若干个肖特基接触负电极，以完成多台阶肖特基接触sic-tvs器件。
119.在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
120.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
121.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。