半导体结构及其制备方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体结构及其制备方法。


背景技术：

2.功率半导体器件是进行电能处理的半导体器件，是弱电控制和强电运行间的桥梁，人类所消耗的电能中有75％以上的电能应用需要由功率半导体器件进行变换后才能使用。功率半导体技术使电能更高效，更节能，更环保。给使用者提供更多的方便，因此它是节能减排的基础技术和核心技术。目前，功率mos器件常用于电路的电源和负载控制，器件的导通电阻越小，它通过的电流就越大，是目前功率半导体开关器件中市场容量最大，需求增长最快的产品。沟槽栅mosfet(trench mosfet)技术是实现此目标最重要的技术推动力之一。具体的，分立栅或屏蔽栅mosfet，是一种改进型的umos器件，相比于umos开关速度更快、开关损耗更低。根据poly的结构分上下(ud sgt)和左右(lr sgt)。其中，sgt器件利用电荷平衡原理，通过适当提高外延层掺杂浓度以减小导通电阻；利用屏蔽栅降低cgd/ciss，改善dv/dt能力。
3.目前，lr sgt(左右结构)器件主要满足高压应用的需求，该结构所采用的工艺可以优化制程中的应力问题，有效场版深度越长，器件可以承受更高的击穿电压，满足高压的应用。


技术实现要素：

4.本发明的目的在于提供一种半导体结构的制备方法，以通过提出一种新的左右结构的sgt器件结构的制备方法的方式，解决现有技术形成的sgt器件存在应力大的问题。
5.第一方面，为解决上述技术问题，本发明提供一种半导体结构的制备方法，其至少可以包括如下步骤：
6.提供一半导体衬底，在所述半导体衬底内形成有两个并排且对称设置的第一沟槽；
7.形成栅氧化层和多晶硅栅，所述第一栅氧化层覆盖在所述第一沟槽的内壁上，所述多晶硅栅覆盖在所述第一栅氧化层的表面上并至少填满所述第一沟槽；
8.在所述两个第一沟槽之间的半导体衬底内形成第二沟槽，并利用沉积工艺在所述第二沟槽内形成构成lr-sgt器件结构的屏蔽栅。
9.进一步的，在形成所述栅氧化层和多晶硅栅的步骤之后，所述制备方法还可以包括：在所述半导体衬底的表面上形成硬掩膜层，并以该硬掩膜层为掩膜刻蚀所述半导体衬底，以在所述半导体衬底内形成所述第二沟槽。
10.进一步的，所述硬掩膜层可以为ono堆叠结构。
11.进一步的，在形成所述第二沟槽的步骤之后，且在形成所述屏蔽栅的步骤之前，所述制备方法还可以包括：在所述第二沟槽的内壁上形成屏蔽介质层，所述屏蔽介质层在所述第二沟槽中包围形成一容置空间。
12.进一步的，形成所述屏蔽栅的步骤，可以包括：
13.在所述容置空间中沉积多晶硅材料，对所述多晶硅材料进行回刻蚀工艺，以使所述多晶硅材料只填满所述容置空间。
14.进一步的，所述屏蔽介质层的材料可以包括二氧化硅。
15.进一步的，在形成所述屏蔽栅的步骤之后，所述制备方法还可以包括：
16.对所述半导体衬底进行多次离子注入工艺，以在所述第一沟槽的外侧所对应的半导体衬底内形成p体区和n+源区；以及，在所述半导体衬底的整个表面上形成层间介质层，并通过刻蚀和沉积工艺在所述层间介质层中形成金属插塞。
17.进一步的，在形成所述p体区之前，所述制备方法还可以包括：刻蚀去除所述硬掩膜层。
18.进一步的，所述半导体衬底可以为硅衬底。
19.第二方面，基于与所述半导体结构的制备方法相同的发明构思，本发明还提供了一种lr-sgt器件，即，具有屏蔽栅沟槽结构的晶体管，其可以采用如上所述的半导体结构的制备方法制备而成，具体制备方法这里将不再累述。
20.与现有技术相比，本发明技术方案至少具有如下有益效果之一：
21.本发明提出了一种半导体结构的制备方法，通过先形成sgt器件结构的多晶硅栅，然后在形成该结构的屏蔽栅，从而提出一种更有利于半导体制程中应力改善的sgt制备方法。
附图说明
22.图1为本发明一实施例中的半导体结构的制备方法的流程示意图。
23.图2a～图2d为本发明一实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
24.其中，附图标记如下：
25.100-半导体衬底；
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110-栅氧化层；
26.120-多晶硅栅；
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130-硬掩膜层；
27.140-屏蔽介质层；
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150-屏蔽栅；
28.160-层间介质层；
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170-金属插塞；
29.101-第一沟槽；
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102-第二沟槽；
30.103-容置空间。
具体实施方式
31.承如背景技术所述，目前，分立栅或屏蔽栅mosfet，是一种改进型的umos器件，相比于umos开关速度更快、开关损耗更低。根据poly的结构分上下(ud sgt)和左右(lr sgt)。其中，sgt器件利用电荷平衡原理，通过适当提高外延层掺杂浓度以减小导通电阻；利用屏蔽栅降低cgd/ciss，改善dv/dt能力。
32.目前，lr sgt(左右结构)器件主要满足高压应用的需求，该结构所采用的工艺可以优化制程中的应力问题，有效场版深度越长，器件可以承受更高的击穿电压，满足高压的应用。
33.为此，本发明提供了一种半导体结构的制备方法，以通过提出一种新的左右结构的sgt器件结构的制备方法的方式，解决现有技术形成的sgt器件存在应力大的问题。
34.具体可以参考图1，图1为本发明一实施例中的半导体结构的制备方法的流程示意图。如图1所示，本发明提供的所述半导体结构的制备方法至少可以包括如下步骤：
35.步骤s100，提供一半导体衬底，在所述半导体衬底内形成有两个并排且对称设置的第一沟槽。
36.步骤s200，形成栅氧化层和多晶硅栅，所述第一栅氧化层覆盖在所述第一沟槽的内壁上，所述多晶硅栅覆盖在所述第一栅氧化层的表面上并至少填满所述第一沟槽。
37.步骤s300，在所述两个第一沟槽之间的半导体衬底内形成第二沟槽，并利用沉积工艺在所述第二沟槽内形成构成lr-sgt器件结构的屏蔽栅。
38.即，本发明提出了一种半导体结构的制备方法，通过先形成sgt器件结构的多晶硅栅，然后在形成该结构的屏蔽栅，从而提出一种更有利于半导体制程中应力改善的sgt制备方法。
39.以下结合附图和具体实施例对本发明提出的半导体结构及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
40.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
41.下面首先对本发明提供的一种半导体结构的制备方法进行具体介绍。其中，图2a～图2d为本发明一实施例中的半导体结构的制备方法在其制备过程中的结构示意图。
42.在步骤s100中，具体参考图2a所示，提供一半导体衬底100，所述半导体衬底100用于为后续工艺生成具有屏蔽栅沟槽结构的晶体管sgt器件提供操作的平台。具体的，在本发明实施例中，所述其中待形成的所述晶体管sgt器件是左右结构的sgt结构。而所述半导体衬底100具体可以是本领域公知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)，或者还可以为双面抛光硅片(double side polished wafers，dsp)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中半导体衬底100例如为硅晶圆。之后，在沿着所述半导体衬底100的上表面向下的方向可以在该半导体衬底100内形成两个并列排列且相隔一定距离的第一沟槽101。
43.具体的，形成所述第一沟槽101的工艺可以为湿法刻蚀工艺或者为干法刻蚀工艺，再或者，湿法或干法刻蚀的混合工艺。
44.在步骤s200中，继续参考图2a所示，形成栅氧化层110和多晶硅栅120，所述栅氧化层110覆盖在所述第一沟槽101的内壁上，所述多晶硅栅120覆盖在所述栅氧化层110的表面上并至少填满所述第一沟槽101，所述第一沟槽101为浅沟槽。
45.在本实施例中，可以利用沉积工艺先在每一所述第一沟槽101的内壁上一层一定厚度的栅氧化层，例如，二氧化硅，其中，该栅氧化层110具体用于隔离半导体衬底100与后续形成的多晶硅栅120。具体的，可以在形成第一沟槽101之后，可以在该半导体衬底100上沉积多晶硅材料，以使所述多晶硅材料填满所述每个第一沟槽101之后，且延伸覆盖在第一沟槽101外的其他半导体衬底100的表面上，之后，在利用化学研磨工艺cmp掩膜所述多晶硅材料，从而形成只填满所述第一沟槽101的多晶硅栅120。其中，形成所述栅氧化层110的过程中，也可以利用化学研磨工艺cmp，此为现有技术，因此，在此不做具体描述了。
46.由上述描述可知，在本发明提供的sgt器件结构的形成过程中，本发明是先形成sgt器件结构的多晶硅栅极，然后，再形成sgt器件结构的屏蔽栅。而在现有技术中则是先形成sgt器件结构的屏蔽栅，之后，在形成sgt器件结构的多晶硅栅极，此为本发明与现有技术的主要区别点，也为本发明可以实现减小sgt器件结构制备过程中的应力问题的关键因素。
47.在步骤s300中，具体参考图2b和图2c所示，在所述两个第一沟槽101之间的半导体衬底100内形成第二沟槽102，并利用沉积工艺在所述第二沟槽102内形成构成lr-sgt器件结构的屏蔽栅150。
48.其中，具体可以参考图2a所示，在上述步骤s200形成所述栅氧化层110和多晶硅栅120的步骤之后，所述制备方法还可以包括如下步骤：
49.在所述半导体衬底的表面上形成硬掩膜层130，并以该硬掩膜层130为掩膜刻蚀所述半导体衬底100，以在所述半导体衬底100内形成所述第二沟槽。其中，所述硬掩膜层130为ono堆叠结构，即，氧化层、氮化物和氧化物的堆叠结构。
50.具体的，在本实施例中在上述步骤s200形成所述栅氧化层110和多晶硅栅120的步骤之后，可以先在该半导体衬底100的表面上沉积氧化层、氮化物和氧化物的ono堆叠结构，然后，在对其进行刻蚀，以使刻蚀后的硬掩膜层130遮蔽所述第一沟槽101所对应的半导体衬底100的表面的同时，暴露出该半导体衬底100的中间区域，然后，即可利用刻蚀工艺在所述硬掩膜层130所为暴露出的半导体衬底100内刻蚀形成所述第二沟槽102。之后，在利用沉积工艺在该第二沟槽102中形成lr-sgt器件结构的屏蔽栅150。
51.进一步的，具体可以参考图2b所示，在形成所述第二沟槽102的步骤之后，且在形成所述屏蔽栅150的步骤之前，本发明提供的所述制备方法还可以包括：在所述第二沟槽102的内壁上形成屏蔽介质层140，所述屏蔽介质层140在所述第二沟槽102中包围形成一容置空间103。其中，所述屏蔽介质层140的材料可以包括二氧化硅。
52.在本实施例中，可以先在所述第二沟槽102中沉积形成一层一定厚度且用来隔离半导体衬底100与后续步骤形成的屏蔽栅150的材料为二氧化硅的屏蔽介质层140，之后，在利用与上述步骤形成所述多晶硅栅120的相同工艺方法，即，沉积和化学研磨工艺cmp的方式，形成屏蔽栅150，对此本发明再此不再做具体限定。
53.之后进一步的，具体参考图2d所示，在形成如图2c所示的屏蔽栅150的步骤之后，本发明提供的所述制备方法还可以包括如下步骤：
54.对所述半导体衬底100进行多次离子注入工艺，以在所述第一沟槽101的外侧所对
应的半导体衬底100内形成p体区1和n+源区(未图示)；以及，在所述半导体衬底100的整个表面上形成层间介质层160，并通过刻蚀和沉积工艺在所述层间介质层中形成金属插塞170。
55.更进一步的，在形成所述p体区之前，本发明提供的所述制备方法还可以包括：刻蚀去除所述硬掩膜层130。
56.此外，基于与所述半导体结构的制备方法相同的发明构思，本发明还提供了一种具有屏蔽栅沟槽结构的晶体管，其可以采用如上所述的半导体结构的制备方法制备而成，具体制备方法这里将不再累述。
57.综上所述，在本发明提出了一种半导体结构的制备方法中，其通过先形成sgt器件结构的多晶硅栅，然后在形成该结构的屏蔽栅，从而提出一种更有利于半导体制程中应力改善的sgt制备方法。
58.需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
59.还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
60.此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。