一种沟槽MOSFET器件及其制备方法与流程

一种沟槽mosfet器件及其制备方法
技术领域
1.本发明涉及半导体器件技术领域，更具体地说，涉及一种沟槽mosfet器件及其制备方法。


背景技术：

2.碳化硅(化学式为sic)材料具有禁带宽度大、击穿电场高、电子迁移率速度快、热导率高等物理性质方面的优势，这些特点让碳化硅材料十分适用于高温、高压、高频和抗辐射的环境中。
3.sic功率mosfet(metal-oxide-semiconductor field-effect transistor，金属-氧化物半导体场效应晶体管)是一种单极型电压控制器件，主要应用在电源、功率处理系统中起着控制电能变换的作用；相对于传统si基功率器件，sic器件更容易实现高压、低损耗和高功率密度，因此逐渐成为市场的主流。
4.当前限制mosfet器件成本降低和参数进一步提升的一个重要因素就是如何降低其导通电阻(单位芯片面积导通电阻)；为了降低导通电阻，沟槽mosfet成了目前研究开发的热点；相对于平面结构的mosfet元胞在(0001)面低的沟道迁移率，沟道型mosfet的沟道在垂直于(0001)面的晶面，一般在(11-20)面，此晶面上沟道附近的电子迁移率明显高于(0001)面，并且沟道型元胞尺寸可以做到更小，因此沟道型mosfet器件具有更低的比导通电阻、更高的电流密度。
5.但是，沟槽mosfet结构中，一般栅极沟槽的底部容易形成电场集中，由于栅氧材料一般为sio2，其介电常数为3.9，而sic的介电常数为9.7，栅氧界面处sio2中电场是sic的2.5倍，而sic临界电场是si的10倍，那么在器件承受高压时，sic器件栅极沟槽的底部栅氧化层容易出现可靠性问题，因此如何缓解或避免栅极沟槽的底部的电场集中是目前研究的热点。
6.为了缓解栅极沟槽底部的电场集中，通常会在栅极沟槽底部注入p型掺杂离子或者在栅极和源极双沟槽结构(即沟槽mosfet的栅极和源极在两个分别的沟槽内)的源极沟槽底部注入p型掺杂离子；其中栅极沟槽底部注入p型掺杂离子会导致栅极沟槽底部附近的电流通路阻塞；栅极和源极形成双沟槽的结构会使元胞尺寸明显变大，比导通电阻增大，电流密度降低，并且源极沟槽底部距离栅极沟槽底部较远，很难大幅度缓解栅极沟槽底部的电场集中。
7.另外，在实际应用中晶体管经常要反并联一个续流二极管，这样既提升了成本也增大了体积，如果在器件元胞内集成肖特基二极管，那么可以提高芯片的集成度，但是目前在器件内部集成二极管一般会使元胞尺寸明显增大，从而导致比导通电阻增大，电流密度降低。
8.那么，如何在不影响元胞尺寸的基础上在器件内部集成肖特基二极管，进而在不影响比导通电阻和电流密度的基础上提高芯片的集成度，降低二极管压降，降低器件生成成本，是本领域技术人员亟待解决的技术问题。


技术实现要素：

9.有鉴于此，为解决上述问题，本发明提供一种沟槽mosfet器件及其制备方法，技术方案如下：
10.一种沟槽mosfet器件，所述沟槽mosfet器件包括：
11.衬底；
12.在第一方向上，依次位于所述衬底一侧的缓冲层、外延层和电流扩展层；所述电流扩展层背离所述衬底的一侧具有栅极沟槽和位于所述栅极沟槽底部的n级阶梯源极沟槽，n为大于或等于1的正整数；所述第一方向垂直于所述衬底所在平面，且由所述衬底指向所述电流扩展层；
13.位于所述栅极沟槽内的第一结构部分，所述第一结构部分包括栅氧化层、栅极和隔离介质层；其中所述栅氧化层覆盖所述栅极沟槽的底部和侧壁，所述栅极位于所述栅氧化层上，所述隔离介质层覆盖所述栅极背离所述衬底一侧的表面，以及覆盖所述栅极相邻所述n级阶梯源极沟槽一侧的侧壁；
14.所述第一结构部分相邻的所述栅极沟槽的侧壁具有第一掺杂区域、第二掺杂区域和第三掺杂区域，所述第一掺杂区域和所述第二掺杂区域位于所述第三掺杂区域与所述第一结构部分之间，且所述第一掺杂区域和所述第二掺杂区域在所述第一方向上依次设置；
15.所述n级阶梯源极沟槽相邻的所述栅极沟槽的侧壁具有第四掺杂区域，所述n级阶梯源极沟槽的底部具有第五掺杂区域；
16.所述n级阶梯源极沟槽的底部设置有欧姆接触层，所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述栅极沟槽一侧的侧壁设置有肖特基接触层；
17.位于所述n级阶梯源极沟槽内的源极，以及位于所述衬底背离所述缓冲层一侧的漏极。
18.优选的，在上述沟槽mosfet器件中，所述欧姆接触层还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
19.优选的，在上述沟槽mosfet器件中，所述肖特基接触层还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
20.优选的，在上述沟槽mosfet器件中，所述n级阶梯源极沟槽为二级阶梯源极沟槽；
21.所述欧姆接触层还延伸设置在所述n级阶梯源极沟槽的第二级阶梯源极沟槽的侧壁。
22.优选的，在上述沟槽mosfet器件中，所述n级阶梯源极沟槽位于所述栅极沟槽的中间区域，所述第一结构部分位于所述n级阶梯源极沟槽的一侧；
23.所述沟槽mosfet器件还包括：
24.位于所述栅极沟槽内的第二结构部分，所述第二结构部分位于所述n级阶梯源极沟槽的另一侧，所述第一结构部分和所述第二结构部分的结构相同；
25.位于所述第四掺杂区域和所述第二结构部分之间的第六掺杂区域和第七掺杂区域，所述第六掺杂区域和所述第七掺杂区域在所述第一方向上依次设置。
26.优选的，在上述沟槽mosfet器件中，所述第一掺杂区域为第二掺杂类型的低掺杂区域；
27.所述第二掺杂区域为第一掺杂类型的高掺杂区域；
28.所述第三掺杂区域为第二掺杂类型的高掺杂区域；
29.所述第四掺杂区域为第二掺杂类型的高掺杂区域；
30.所述第五掺杂区域为第二掺杂类型的高掺杂区域；
31.所述第六掺杂区域为第二掺杂类型的低掺杂区域；
32.所述第七掺杂区域为第一掺杂类型的高掺杂区域。
33.优选的，在上述沟槽mosfet器件中，所述第一掺杂区域的掺杂浓度为1e16cm-3-1e18cm-3
；
34.所述第二掺杂区域的掺杂浓度为1e18cm-3-5e20cm-3
；
35.所述第三掺杂区域的掺杂浓度为1e17cm-3-8e20cm-3
；
36.所述第四掺杂区域的掺杂浓度为1e17cm-3-8e20cm-3
；
37.所述第五掺杂区域的掺杂浓度为1e16cm-3-5e20cm-3
；
38.所述第六掺杂区域的掺杂浓度为1e16cm-3-1e18cm-3
；
39.所述第七掺杂区域的掺杂浓度为1e18cm-3-5e20cm-3
。
40.优选的，在上述沟槽mosfet器件中，所述第一掺杂区域的掺杂深度为0.2um-1.5um；
41.所述第二掺杂区域的掺杂深度为0.1um-0.5um；
42.所述第三掺杂区域的掺杂深度为0.3um-1.5um；
43.所述第四掺杂区域的掺杂深度为0.3-1.5um；
44.所述第五掺杂区域的掺杂深度为0.2um-1.5um；
45.所述第六掺杂区域的掺杂深度为0.2um-1.5um；
46.所述第七掺杂区域的掺杂深度为0.1um-0.5um。
47.优选的，在上述沟槽mosfet器件中，所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂。
48.一种沟槽mosfet器件的制备方法，用于制备上述任一项所述的沟槽mosfet器件，所述制备方法包括：
49.提供一衬底；
50.在第一方向上，依次在所述衬底的一侧形成缓冲层、外延层和电流扩展层；所述电流扩展层背离所述衬底的一侧具有栅极沟槽和位于所述栅极沟槽底部的n级阶梯源极沟槽，n为大于或等于1的正整数；所述第一方向垂直于所述衬底所在平面，且由所述衬底指向所述电流扩展层；
51.制备后续结构，其中所述后续结构包括位于所述栅极沟槽内的第一结构部分，所述第一结构部分包括栅氧化层、栅极和隔离介质层；其中所述栅氧化层覆盖所述栅极沟槽的底部和侧壁，所述栅极位于所述栅氧化层上，所述隔离介质层覆盖所述栅极背离所述衬底一侧的表面，以及覆盖所述栅极相邻所述n级阶梯源极沟槽一侧的侧壁；所述第一结构部分相邻的所述栅极沟槽的侧壁具有第一掺杂区域、第二掺杂区域和第三掺杂区域，所述第一掺杂区域和所述第二掺杂区域位于所述第三掺杂区域与所述第一结构部分之间，且所述第一掺杂区域和所述第二掺杂区域在所述第一方向上依次设置；所述n级阶梯源极沟槽相邻的所述栅极沟槽的侧壁具有第四掺杂区域，所述n级阶梯源极沟槽的底部具有第五掺杂区域；所述n级阶梯源极沟槽的底部设置有欧姆接触层，所述n级阶梯源极沟槽的第一级阶
梯源极沟槽相邻所述栅极沟槽一侧的侧壁设置有肖特基接触层；
52.在所述n级阶梯源极沟槽内形成源极，以及在所述衬底背离所述缓冲层一侧形成漏极。
53.相较于现有技术，本发明实现的有益效果为：
54.本发明提供的一种沟槽mosfet器件中n级阶梯源极沟槽位于栅极沟槽的底部，相当于栅极沟槽和n级阶梯源极沟槽均在同一沟槽内部，可以使元胞尺寸减小，降低mosfet器件的比导通电阻，提升单位面积电流密度降；且n级阶梯源极沟槽的设置还可以使n级阶梯源极沟槽底部注入的高掺杂的第五掺杂区域更深，以便更好的保护优化栅极沟槽栅氧化层底部的电场分布，提升栅氧可靠性；栅极和源极之间用隔离介质层隔离；沟槽mosfet器件正向导通时，栅极沟槽底部距离n级阶梯源极沟槽底部及侧壁注入的高掺杂的第三掺杂区域有一定距离，并且n级阶梯源极沟槽更深，此高掺杂的第三掺杂区域不会影响沟槽底部附近电流路径，并且同时在电流扩展层的影响下，电流从沟道附近到n级阶梯源极沟槽底部的路径均畅通；器件反向导通时，相比栅极和源极在两个沟槽的结构，本发明结构源极和栅极在同一沟槽，源极和栅极横向距离更近，并且源极位于的n级阶梯源极沟槽，可以使n级阶梯源极沟槽底部注入的高掺杂的第五掺杂区域更深，可有效大幅度缓解栅极沟槽底部的电场集中，更好的保护栅氧化层。
55.并且在源极附近还反并联了肖特基二极管，在不影响元胞尺寸的基础上，可显著降低mosfet晶体管二极管压降，提升芯片的集成度，并且降低了集成肖特基二极管的mosfet器件的制作成本；进一步的通过多个结构的改进还可以进一步提升电流密度，大幅度降低比导通电阻，并且在不影响元胞尺寸情况下，集成肖特基二极管，可明显改善肖特基接触面积，进一步提升肖特基二极管反向续流能力。
附图说明
56.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
57.图1为本发明实施例提供的一种沟槽mosfet器件的结构示意图；
58.图2为本发明实施例提供的另一种沟槽mosfet器件的结构示意图；
59.图3为本发明实施例提供的又一种沟槽mosfet器件的结构示意图；
60.图4为本发明实施例提供的又一种沟槽mosfet器件的结构示意图；
61.图5为本发明实施例提供的又一种沟槽mosfet器件的结构示意图；
62.图6为本发明实施例提供的又一种沟槽mosfet器件的结构示意图；
63.图7为本发明实施例提供的一种沟槽mosfet器件的制备方法的流程示意图；
64.图8-图11为图7所示制备方法对应的部分结构示意图。
具体实施方式
65.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于
本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
66.基于背景技术记载的内容，本发明实施例提供了一种新型的沟槽mosfet器件，一方面该新型的沟槽mosfet器件可在确保栅氧可靠性的基础上，缩小沟槽元胞的尺寸，降低了mosfet晶体管的比导通电阻，提升单位面积电流密度；另一方面在元胞结构的源极附近反并联了肖特基二极管，在不影响元胞尺寸的基础上，可显著降低mosfet晶体管二极管压降，提升芯片的集成度，并且降低了集成肖特基二极管的mosfet器件的制作成本。
67.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
68.参考图1，图1为本发明实施例提供的一种沟槽mosfet器件的结构示意图，该沟槽mosfet器件包括：
69.衬底11；在第一方向上，依次位于所述衬底11一侧的缓冲层12、外延层13和电流扩展层14；所述电流扩展层14背离所述衬底11的一侧具有栅极沟槽和位于所述栅极沟槽底部的n级阶梯源极沟槽，n为大于或等于1的正整数；所述第一方向垂直于所述衬底11所在平面，且由所述衬底11指向所述电流扩展层14。
70.位于所述栅极沟槽内的第一结构部分，所述第一结构部分包括栅氧化层15、栅极16和隔离介质层17；其中所述栅氧化层15覆盖所述栅极沟槽的底部和侧壁，所述栅极16位于所述栅氧化层15上，所述隔离介质层17覆盖所述栅极16背离所述衬底11一侧的表面，以及覆盖所述栅极16相邻所述n级阶梯源极沟槽一侧的侧壁。
71.所述第一结构部分相邻的所述栅极沟槽的侧壁具有第一掺杂区域18、第二掺杂区域19和第三掺杂区域20，所述第一掺杂区域18和所述第二掺杂区域19位于所述第三掺杂区域20与所述第一结构部分之间，且所述第一掺杂区域18和所述第二掺杂区域19在所述第一方向上依次设置。
72.所述n级阶梯源极沟槽相邻的所述栅极沟槽的侧壁具有第四掺杂区域21，所述n级阶梯源极沟槽的底部具有第五掺杂区域22。
73.所述n级阶梯源极沟槽的底部设置有欧姆接触层23，所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述栅极沟槽一侧的侧壁设置有肖特基接触层24。
74.位于所述n级阶梯源极沟槽内的源极25，以及位于所述衬底11背离所述缓冲层12一侧的漏极26。
75.具体的，在本发明实施例中该漏极26包括但不限定于金属材料制备的漏极，衬底11包括但不限定于n型高掺杂的sic衬底，掺杂浓度为1e18cm-3-5e19cm-3
，厚度为80um-400um；缓冲层12包括但不限定于n型高掺杂的sic缓冲层，掺杂浓度为7e17cm-3-3e18cm-3
，厚度在1um左右；外延层13包括但不限定于n型低掺杂的sic外延层，掺杂浓度为1e15cm-3-8e16cm-3
，厚度为4um-100um；电流扩展层14为n型掺杂，掺杂浓度为1e15cm-3-1e18cm-3
，深度为0.3um-5um。
76.通过对电流扩展层14进行处理形成栅极沟槽和位于所述栅极沟槽底部的n级阶梯源极沟槽，由于n级阶梯源极沟槽位于栅极沟槽的底部，相当于栅极沟槽和n级阶梯源极沟槽均在同一沟槽内部，可以使元胞尺寸减小，并且在n级阶梯源极沟槽的底部注入形成第五掺杂区域22，该第五掺杂区域22为p型掺杂的高掺杂区域，即形成阱，之后在阱内形成欧姆
接触层23和肖特基接触层24，之后继续形成后续所需的其它结构，即第一掺杂区域18、第二掺杂区域19、第三掺杂区域20、第四掺杂区域21、栅氧化层15、栅极16、隔离介质层17和源极25等其它结构。
77.其中，所述栅氧化层15包括但不限定于二氧化硅材料的栅氧化层，所述栅极16包括但不限定于金属材料或多晶材料制备的栅极，所述源极25包括但不限定于金属材料制备的源极。
78.可选的，在本发明实施例中所述第一掺杂区域18为第二掺杂类型的低掺杂区域；所述第一掺杂区域18的掺杂浓度为1e16cm-3-1e18cm-3
；所述第一掺杂区域18的掺杂深度为0.2um-1.5um。
79.所述第二掺杂区域19为第一掺杂类型的高掺杂区域；所述第二掺杂区域19的掺杂浓度为1e18cm-3-5e20cm-3
；所述第二掺杂区域19的掺杂深度为0.1um-0.5um。
80.所述第三掺杂区域20为第二掺杂类型的高掺杂区域；所述第三掺杂区域20的掺杂浓度为1e17cm-3-8e20cm-3
；所述第三掺杂区域20的掺杂深度为0.3um-1.5um。
81.所述第四掺杂区域212为第二掺杂类型的高掺杂区域；所述第四掺杂区1域的掺杂浓度为1e17cm-3-8e20cm-3
；所述第四掺杂区域21的掺杂深度为0.3-1.5um。
82.所述第五掺杂区域22为第二掺杂类型的高掺杂区域。所述第五掺杂区域22的掺杂浓度为1e16cm-3-5e20cm-3
；所述第五掺杂区域22的掺杂深度为0.2um-1.5um。
83.其中，所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂。
84.需要说明的是，第三掺杂区域20和第四掺杂区域21可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定。
85.可选的，如图1所示，所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
86.通过上述描述可知，本发明实施例提供的一种沟槽mosfet器件中n级阶梯源极沟槽位于栅极沟槽的底部，相当于栅极沟槽和n级阶梯源极沟槽均在同一沟槽内部，可以使元胞尺寸减小，且n级阶梯源极沟槽的设置还可以使n级阶梯源极沟槽底部注入的高掺杂的第五掺杂区域22更深，以便更好的保护优化栅极沟槽栅氧化层15底部的电场分布，栅极16和源极25之间用隔离介质层17隔离；沟槽mosfet器件正向导通时，栅极沟槽底部距离n级阶梯源极沟槽底部及侧壁注入的高掺杂的第三掺杂区域20有一定距离，并且n级阶梯源极沟槽更深，此高掺杂的第三掺杂区域20不会影响沟槽底部附近电流路径，并且同时在电流扩展层14的影响下，电流从沟道附近到n级阶梯源极沟槽底部的路径均畅通；器件反向导通时，相比栅极和源极在两个沟槽的结构，本发明结构源极25和栅极16在同一沟槽，源极25和栅极16横向距离更近，并且源极25位于的n级阶梯源极沟槽，可以使n级阶梯源极沟槽底部注入的高掺杂的第五掺杂区域22更深，可有效大幅度缓解栅极沟槽底部的电场集中，更好的保护栅氧化层15。
87.并且在源极25附近还反并联了肖特基二极管，在不影响元胞尺寸的基础上，可显著降低mosfet晶体管二极管压降，提升芯片的集成度，并且降低了集成肖特基二极管的mosfet器件的制作成本，提升电流密度，降低比导通电阻，并且集成肖特基二极管，可明显改善肖特基接触面积，进一步提升肖特基二极管反向续流能力。
88.可选的，在本发明另一实施例中，参考图2，图2为本发明实施例提供的另一种沟槽
mosfet器件的结构示意图。
89.所述肖特基接触层24还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
90.具体的，在本发明实施例中基于图1所示的沟槽mosfet器件的结构，将n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上的欧姆接触层23替换设置为肖特基接触层24。
91.也就是说，图2所示的沟槽mosfet器件的结构中n级阶梯源极沟槽的第一级阶梯源极沟槽的两边侧壁均为肖特基接触，n级阶梯源极沟槽的底部注入第二掺杂类型的高掺杂离子形成第五掺杂区域22，此处通过欧姆接触层23与源极25形成欧姆接触。
92.通过上述描述可知，图2所示的沟槽mosfet器件相比较图1所示的沟槽mosfet器件，增加了肖特基接触面积，可以有效提升反向二极管续流能力。
93.可选的，在本发明另一实施例中，参考图3，图3为本发明实施例提供的又一种沟槽mosfet器件的结构示意图。
94.所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
95.所述n级阶梯源极沟槽为二级阶梯源极沟槽。
96.所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第二级阶梯源极沟槽的侧壁。
97.具体的，在本发明实施例中基于图1所示的沟槽mosfet器件的结构，将n级阶梯源极沟槽做成二级、三级、四级、五级或其它多级阶梯源极沟槽，在本发明实施例中以n级阶梯源极沟槽为二级阶梯源极沟槽为例进行说明。
98.也就是说，n级阶梯源极沟槽的设置还可以使n级阶梯源极沟槽底部第二掺杂类型高浓度掺杂离子注入更深，即注入的第二掺杂类型的高掺杂的第五掺杂区域22更深，以便更好的保护优化栅极沟槽栅氧化层15底部的电场分布，实现对栅氧化层15的保护，并且可以通过倾斜注入的方式使n级阶梯源极沟槽的一侧侧壁及沟槽底部形成欧姆接触，源极沟槽另一侧壁形成肖特基接触。
99.可选的，在本发明另一实施例中，参考图4，图4为本发明实施例提供的又一种沟槽mosfet器件的结构示意图。
100.所述肖特基接触层24还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
101.所述n级阶梯源极沟槽为二级阶梯源极沟槽。
102.所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第二级阶梯源极沟槽的侧壁。
103.具体的，在本发明实施例中图4所示的沟槽mosfet器件的结构中n级阶梯源极沟槽的第一级阶梯源极沟槽的两边侧壁均为肖特基接触，n级阶梯源极沟槽的底部注入第二掺杂类型的高掺杂离子形成第五掺杂区域22，此处通过欧姆接触层23与源极25形成欧姆接触。
104.也就是说，图4所示的沟槽mosfet器件相比较图1所示的沟槽mosfet器件，增加了肖特基接触面积，可以有效提升反向二极管续流能力。
105.并且基于图1所示的沟槽mosfet器件的结构，将n级阶梯源极沟槽做成二级、三级、四级、五级或其它多级阶梯源极沟槽，在本发明实施例中以n级阶梯源极沟槽为二级阶梯源极沟槽为例进行说明。
106.也就是说，n级阶梯源极沟槽的设置还可以使n级阶梯源极沟槽底部第二掺杂类型高浓度掺杂离子注入更深，即注入的第二掺杂类型的高掺杂的第五掺杂区域22更深，以便更好的保护优化栅极沟槽栅氧化层15底部的电场分布，实现对栅氧化层15的保护，n级阶梯源极沟槽的底部通过欧姆接触层23与源极25形成欧姆接触。
107.可选的，在本发明另一实施例中，参考图5，图5为本发明实施例提供的又一种沟槽mosfet器件的结构示意图。
108.所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
109.所述n级阶梯源极沟槽为二级阶梯源极沟槽。
110.所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第二级阶梯源极沟槽的侧壁。
111.所述n级阶梯源极沟槽位于所述栅极沟槽的中间区域，所述第一结构部分位于所述n级阶梯源极沟槽的一侧。
112.所述沟槽mosfet器件还包括：
113.位于所述栅极沟槽内的第二结构部分，所述第二结构部分位于所述n级阶梯源极沟槽的另一侧，所述第一结构部分和所述第二结构部分的结构相同。
114.位于所述第四掺杂区域21和所述第二结构部分之间的第六掺杂区域27和第七掺杂区域28，所述第六掺杂区域27和所述第七掺杂区域28在所述第一方向上依次设置。
115.具体的，在本发明实施例中基于图3所示的沟槽mosfet器件，增设第二结构部分，第二结构部分和第一结构部分的结构相同，也就是说图5所示的沟槽mosfet器件是一个对称的结构，该第二结构部分和第一结构部分可以是一个整体的结构，也可以是两个独立的结构，在本发明实施例中并不作限定。
116.同理，第三掺杂区域20和第四掺杂区域21可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定；第六掺杂区域27和第一掺杂区域18可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定；第七掺杂区域28和第二掺杂区域19可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定。
117.图5所示的沟槽mosfet器件是一个对称的结构，并且n级阶梯源极沟槽的设置也同样可以使n级阶梯源极沟槽底部第二掺杂类型高浓度掺杂离子注入更深，即注入的第二掺杂类型的高掺杂的第五掺杂区域22更深，以便更好的保护优化栅极沟槽栅氧化层15底部的电场分布，实现对栅氧化层15的保护，提升器件栅氧化层可靠性，并且可以通过倾斜注入的方式使n级阶梯源极沟槽的一侧侧壁及沟槽底部注入高掺杂离子并形成欧姆接触，源极沟槽另一侧壁形成肖特基接触。此结构左右两个第一阶梯沟槽栅极共用同一个多级阶梯源极沟槽，有效增加垂直沟道通路，提升沟槽mosfet器件电流密度，降低比导通电阻。此结构mosfet器件元胞集成了肖特基二极管，有效提升反向续流能力。
118.可选的，在本发明另一实施例中，参考图6，图6为本发明实施例提供的又一种沟槽
mosfet器件的结构示意图。
119.所述肖特基接触层24还延伸设置在所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述第一结构部分的侧壁上。
120.所述n级阶梯源极沟槽为二级阶梯源极沟槽。
121.所述欧姆接触层23还延伸设置在所述n级阶梯源极沟槽的第二级阶梯源极沟槽的侧壁。
122.所述n级阶梯源极沟槽位于所述栅极沟槽的中间区域，所述第一结构部分位于所述n级阶梯源极沟槽的一侧。
123.所述沟槽mosfet器件还包括：
124.位于所述栅极沟槽内的第二结构部分，所述第二结构部分位于所述n级阶梯源极沟槽的另一侧，所述第一结构部分和所述第二结构部分的结构相同。
125.位于所述第四掺杂区域21和所述第二结构部分之间的第六掺杂区域27和第七掺杂区域28，所述第六掺杂区域27和所述第七掺杂区域28在所述第一方向上依次设置。
126.具体的，在本发明实施例中基于图4所示的沟槽mosfet器件，增设第二结构部分，第二结构部分和第一结构部分的结构相同，也就是说图6所示的沟槽mosfet器件是一个对称的结构，该第二结构部分和第一结构部分可以是一个整体的结构，也可以是两个独立的结构，在本发明实施例中并不作限定。
127.同理，第三掺杂区域20和第四掺杂区域21可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定；第六掺杂区域27和第一掺杂区域18可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定；第七掺杂区域28和第二掺杂区域19可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定。
128.图6所示的沟槽mosfet器件是一个对称的结构，n级阶梯源极沟槽的第一级阶梯源极沟槽的两边侧壁均为肖特基接触，n级阶梯源极沟槽的底部注入第二掺杂类型的高掺杂离子形成第五掺杂区域22，此处通过欧姆接触层23与源极25形成欧姆接触。
129.也就是说，图6所示的对称的沟槽mosfet器件也同样增加了肖特基接触面积，可以有效提升反向二极管续流能力。
130.并且n级阶梯源极沟槽的设置还可以使n级阶梯源极沟槽底部第二掺杂类型高浓度掺杂离子注入更深，即注入的第二掺杂类型的高掺杂的第五掺杂区域22更深，以便更好的保护优化栅极沟槽栅氧化层15底部的电场分布，实现对栅氧化层15的保护，n级阶梯源极沟槽的底部通过欧姆接触层23与源极25形成欧姆接触。
131.可选的，所述第六掺杂区域27为第二掺杂类型的低掺杂区域；所述第六掺杂区域27的掺杂浓度为1e16cm-3-1e18cm-3
；所述第六掺杂区域27的掺杂深度为0.2um-1.5um。
132.可选的，所述第七掺杂区域28为第一掺杂类型的高掺杂区域；所述第七掺杂区域28的掺杂浓度为1e18cm-3-5e20cm-3
；所述第七掺杂区域28的掺杂深度为0.1um-0.5um。
133.其中，所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂。
134.可选的，基于本发明上述全部实施例，在本发明另一实施例中还提供了一种沟槽mosfet器件的制备方法，用于制备上述任一实施例所述的沟槽mosfet器件，参考图7，图7为本发明实施例提供的一种沟槽mosfet器件的制备方法的流程示意图，所述制备方法包括：
135.s101：提供一衬底。
136.s102：在第一方向上，依次在所述衬底的一侧形成缓冲层、外延层和电流扩展层；所述电流扩展层背离所述衬底的一侧具有栅极沟槽和位于所述栅极沟槽底部的n级阶梯源极沟槽，n为大于或等于1的正整数；所述第一方向垂直于所述衬底所在平面，且由所述衬底指向所述电流扩展层。
137.s103：制备后续结构，其中所述后续结构包括位于所述栅极沟槽内的第一结构部分，所述第一结构部分包括栅氧化层、栅极和隔离介质层；其中所述栅氧化层覆盖所述栅极沟槽的底部和侧壁，所述栅极位于所述栅氧化层上，所述隔离介质层覆盖所述栅极背离所述衬底一侧的表面，以及覆盖所述栅极相邻所述n级阶梯源极沟槽一侧的侧壁；所述第一结构部分相邻的所述栅极沟槽的侧壁具有第一掺杂区域、第二掺杂区域和第三掺杂区域，所述第一掺杂区域和所述第二掺杂区域位于所述第三掺杂区域与所述第一结构部分之间，且所述第一掺杂区域和所述第二掺杂区域在所述第一方向上依次设置；所述n级阶梯源极沟槽相邻的所述栅极沟槽的侧壁具有第四掺杂区域，所述n级阶梯源极沟槽的底部具有第五掺杂区域；所述n级阶梯源极沟槽的底部设置有欧姆接触层，所述n级阶梯源极沟槽的第一级阶梯源极沟槽相邻所述栅极沟槽一侧的侧壁设置有肖特基接触层。
138.s104：在所述n级阶梯源极沟槽内形成源极，以及在所述衬底背离所述缓冲层一侧形成漏极。
139.具体的，在本发明实施例中如图8所示，在电流扩展层14背离衬底11的一侧形成栅极沟槽29和位于所述栅极沟槽29底部的n级阶梯源极沟槽30，在本发明实施例中以一级阶梯源极沟槽为例进行说明。
140.如图9所示，分步骤进行离子掺杂形成第一掺杂区域18、第二掺杂区域19、第三掺杂区域20、第四掺杂区域21和第五掺杂区域22。
141.其中，所述第一掺杂区域18为第二掺杂类型的低掺杂区域；所述第一掺杂区域18的掺杂浓度为1e16cm-3-1e18cm-3
；所述第一掺杂区域18的掺杂深度为0.2um-1.5um。
142.所述第二掺杂区域19为第一掺杂类型的高掺杂区域；所述第二掺杂区域19的掺杂浓度为1e18cm-3-5e20cm-3
；所述第二掺杂区域19的掺杂深度为0.1um-0.5um。
143.所述第三掺杂区域20为第二掺杂类型的高掺杂区域；所述第三掺杂区域20的掺杂浓度为1e17cm-3-8e20cm-3
；所述第三掺杂区域20的掺杂深度为0.3um-1.5um。
144.所述第四掺杂区域21为第二掺杂类型的高掺杂区域；所述第四掺杂区域21的掺杂浓度为1e17cm-3-8e20cm-3
；所述第四掺杂区域21的掺杂深度为0.3-1.5um。
145.所述第五掺杂区域22为第二掺杂类型的高掺杂区域。所述第五掺杂区域22的掺杂浓度为1e16cm-3-5e20cm-3
；所述第五掺杂区域22的掺杂深度为0.2um-1.5um。
146.其中，所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂。
147.需要说明的是，第三掺杂区域20和第四掺杂区域21可以为一整体的掺杂区域，也可以为两个独立的掺杂区域，在本发明实施例中并不作限定。
148.需要说明的是，离子注入后，需要在1650-1750℃进行激活退火、然后进行牺牲氧化工艺。
149.如图10所示，在栅极沟槽29内形成栅氧化层15、栅极16和沉积隔离介质层17，并开源极接触孔。
150.如图11所示，沉积接触金属，在n级阶梯源极沟槽内形成欧姆接触层23和肖特基接触层24，之后沉积厚层金属形成源极25。
151.如图1所示，在衬底11背离缓冲层12的一侧形成漏极26。
152.通过上述描述可知，本发明实施例提供的一种沟槽mosfet器件中n级阶梯源极沟槽30位于栅极沟槽29的底部，相当于栅极沟槽29和n级阶梯源极沟槽30均在同一沟槽内部，可以使元胞尺寸减小，且n级阶梯源极沟槽30的设置还可以使n级阶梯源极沟槽30底部注入的高掺杂的第五掺杂区域22更深，以便更好的保护优化栅极沟槽栅氧化层15底部的电场分布，栅极16和源极25之间用隔离介质层17隔离；沟槽mosfet器件正向导通时，栅极沟槽29底部距离n级阶梯源极沟槽30底部及侧壁注入的高掺杂的第三掺杂区域20有一定距离，并且n级阶梯源极沟槽30更深，此高掺杂的第三掺杂区域20不会影响沟槽底部附近电流路径，并且同时在电流扩展层14的影响下，电流从沟道附近到n级阶梯源极沟槽30底部的路径均畅通；器件反向导通时，相比栅极和源极在两个沟槽的结构，本发明结构源极25和栅极16在同一沟槽，源极25和栅极16横向距离更近，并且源极25位于的n级阶梯源极沟槽30，可以使n级阶梯源极沟槽30底部注入的高掺杂的第五掺杂区域22更深，可有效大幅度缓解栅极沟槽29底部的电场集中，更好的保护栅氧化层15。
153.并且在源极25附近还反并联了肖特基二极管，在不影响元胞尺寸的基础上，可显著降低mosfet晶体管二极管压降，提升芯片的集成度，并且降低了集成肖特基二极管的mosfet器件的制作成本；进一步的通过多个结构的改进还可以进一步提升电流密度，降低比导通电阻，并且集成肖特基二极管，可明显改善肖特基接触面积，进一步提升肖特基二极管反向续流能力。
154.以上对本发明所提供的一种沟槽mosfet器件及其制备方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
155.需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
156.还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素，或者是还包括为这些过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
157.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明
将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。