一种应变半导体结构的制作方法与流程

1.本发明属于半导体制造领域，涉及一种应变半导体结构的制作方法。


背景技术：

2.随着半导体技术的发展，硅衬底半导体器件的特征尺寸不断减小，其集成度及加工制造已收到严重制约，尺寸几乎缩小到极限。以cmos器件等比例缩小为动力的硅集成电路技术已迈入纳米尺度，并将继续保持对摩尔定律的追求，进一步缩小器件尺寸，以满足芯片微型化、高密度化、高速化和系统集成化的要求。而随着技术节点的降低，芯片上晶体管的尺寸越来越小，其内部各组件的尺寸越做越小，只靠栅介质层缩小提高晶体管性能，逐渐趋近其物理与工艺极限，关态漏电、功耗密度增大、迁移率退化等物理极限使器件性能恶化，等比例缩小技术面临越来远严格的挑战。
3.目前，各种cmos技术发展都在寻求不显著增加半导体器件漏电流的前提下，提高器件开态导通电流、提高器件速度的方法。其中，应力技术是改变硅衬底半导体器件沟道应力、提高载流子在导电沟道中迁移率，从而提高器件性能的有效方法，目前得到广泛应用的是应变硅技术。应变硅技术是指通过应变材料产生应力，并把应力引向器件的沟道，改变沟道中硅材料的导带或者价带的能带结构，可以通过合理的器件设计来获得合适的应力方向从而减小能带谷内、谷间散射概率以及载流子沟道方向上的有效质量，达到增强载流子迁移率和提高器件速度的目的，通过应用应变硅技术制造集成电路的工艺称为应变硅工艺制程技术。
4.在静态随机存取存储器(static random-access memory，简称sram)器件中，最小的sram单元包括两个pmos和4个nmos，其中sram单元中的pmos又称为pu(pull up)，整个sram区域内包括多个pmos结构。如图1所示，为一种sram器件的局部平面布局图，包括有源区101及多晶硅栅102，在sram器件的pmos的有源区101外延生长sige层以实现其能够对沟道区施加适当的压应力以提高空穴的迁移率时，随着器件特征尺寸的降低，sram区域内相邻两pmos之间的距离逐渐减小(如图1中箭头所示)，在pmos的有源区101外延生长外延sige层可能会发生相邻pmos的外延层连接而导致相邻pmos之间产生短路状况，从而造成sram器件的性能不良或者直接损坏无法使用的问题。
5.因此，如何提供一种应变半导体结构的制作方法，以保证外延生长时sram区域内的相邻pmos之间互不接触以实现防止sram区域内pmos因外延生长而产生的短路现象，成为本领域技术人员亟待解决的一个重要技术问题。
6.应该注意，上面对技术背景的介绍只是为了方便对本技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本技术的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。


技术实现要素：

7.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种应变半导体结构的制
作方法，用于解决现有技术中随着器件特征尺寸的降低，sram区域内相邻两pmos之间的距离逐渐减小，在pmos的有源区外延生长可能会发生相邻pmos的外延层相连接而导致pmos结构发生短路，从而造成sram器件的性能不良或者直接损坏无法使用的问题。
8.为实现上述目的及其他相关目的，本发明提供一种应变半导体结构的制作方法，包括以下步骤：
9.有源区定义步骤：提供一衬底，形成隔离结构于所述衬底中，所述隔离结构在所述衬底中隔离出在水平方向上间隔设置的第一有源区与第二有源区；
10.外延生长步骤：基于所述第一有源区与所述第二有源区的表面生长得到外延层，所述外延层包括位于所述第一有源区表面的第一外延部及位于所述第二有源区表面的第二外延部，所述外延生长步骤在一腔体内进行；
11.同位刻蚀步骤：往所述腔体内通入刻蚀气体以使所述外延层边生长边消耗，最终所述第一外延部与所述第二外延部互不接触。
12.可选地，所述外延生长步骤与所述同位刻蚀步骤同时开始，或者在所述外延生长步骤进行预设时间后再开始所述同位刻蚀步骤。
13.可选地，所述外延生长步骤与所述同位刻蚀步骤同时结束，或者所述外延生长步骤先于或后于所述同位刻蚀步骤结束。
14.可选地，所述同位刻蚀步骤采用的刻蚀方法包括各向异性刻蚀。
15.可选地，进行所述同位刻蚀步骤时所述腔体内的压力范围是5torr～50torr，进行所述同位刻蚀步骤时所述腔体内的温度范围是600℃～800℃。
16.可选地，所述衬底的材质包括si，所述外延层的材质包括sige。
17.可选地，所述同位刻蚀步骤采用的刻蚀气体包括geh4和hcl。
18.可选地，所述geh4与所述hcl的流量比范围是0.1:1～0.5:1。
19.可选地，所述应变半导体结构包括静态随机存取存储器结构。
20.可选地，形成所述外延层的方法包括分子束外延及化学气相沉积中的至少一种。
21.如上所述，本发明的应变半导体结构的制作方法，包括以下步骤：有源区定义步骤、外延生长步骤及同位刻蚀步骤，其中有源区定义步骤包括提供一衬底，形成隔离结构于所述衬底中，所述隔离结构在所述衬底中隔离出在水平方向上间隔设置的第一有源区与第二有源区；外延生长步骤包括基于所述第一有源区与所述第二有源区的表面生长得到外延层，所述外延层包括位于所述第一有源区表面的第一外延部及位于所述第二有源区表面的第二外延部，所述外延生长步骤在一腔体内进行；同位刻蚀步骤包括往所述腔体内通入刻蚀气体以使所述外延层边生长边消耗，最终所述第一外延部与所述第二外延部互不接触。本发明的应变半导体结构的制作方法通过在外延生长步骤过程中增加一同位刻蚀步骤，能够使外延层边生长边消耗，最终使得sram区域内相邻pmos的有源区表面生长的外延部之间互不接触，从而能够保证sram区域内相邻pmos之间存在间隙以避免sram区域内pmos因外延生长产生连接进到导致pmos结构短路现象的发生，从而提高sram器件的生产良率和性能稳定性。
附图说明
22.图1显示为一种sram器件的局部平面布局图。
23.图2显示为本发明的应变半导体结构的制作方法的步骤流程图。
24.图3显示为本发明的应变半导体结构的制作方法执行步骤s1后所得结构的俯视示意图。
25.图4显示图3所示结构在剖面线a-a’处的截面示意图。
26.图5显示为本发明的应变半导体结构的制作方法执行步骤s3后所得结构的剖面示意图。
27.图6显示为现有技术中未采用同位刻蚀步骤时得到的外延层结构的剖面示意图
28.图7显示为本发明的应变半导体结构的制作方法得到的外延部结构的剖面示意图。
29.图8显示为本发明的应变半导体结构的制作方法的同位刻蚀步骤中通入刻蚀气体后的刻蚀气体及衬底材料的化学结构示意图。
30.图9显示为本发明的应变半导体结构的制作方法的同位刻蚀步骤中化学反应(1)的原理示意图。
31.图10显示为本发明的应变半导体结构的制作方法的同位刻蚀步骤中化学反应(2)的原理示意图。
32.图11显示为本发明的应变半导体结构的制作方法的同位刻蚀步骤中化学反应(3)的原理示意图。
33.元件标号说明
34.101
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有源区
35.102
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多晶硅栅
[0036]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0037]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
隔离结构
[0038]3ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一有源区
[0039]4ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二有源区
[0040]5ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一外延部
[0041]6ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二外延部
[0042]
s1～s3
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步骤
具体实施方式
[0043]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0044]
请参阅图2至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0045]
本发明提供一种应变半导体结构的制作方法，请参阅图2，显示为该方法的步骤流程图，包括以下步骤：
[0046]
有源区定义步骤：提供一衬底，形成隔离结构于所述衬底中，所述隔离结构在所述衬底中隔离出在水平方向上间隔设置的第一有源区与第二有源区；
[0047]
外延生长步骤：基于所述第一有源区与所述第二有源区的表面生长得到外延层，所述外延层包括位于所述第一有源区表面的第一外延部及位于所述第二有源区表面的第二外延部，所述外延生长步骤在一腔体内进行；
[0048]
同位刻蚀步骤：往所述腔体内通入刻蚀气体以使所述外延层边生长边消耗，最终所述第一外延部与所述第二外延部互不接触。
[0049]
首先，请参阅图3及图4，执行所述有源区定义步骤：提供一衬底1，形成隔离结构2于所述衬底1中，所述隔离结构2在所述衬底1中隔离出在水平方向上间隔设置的第一有源区3与第二有源区4，其中，图3显示为执行本步骤后所得结构的俯视图，图4显示为图3所示结构在剖面线a-a’处的截面示意图。
[0050]
作为示例，所述衬底1的材质包括si，本实施例中衬底1即为硅衬底，所述隔离结构2包括浅沟槽隔离结构2。
[0051]
请参阅图5，执行所述外延生长步骤，基于所述第一有源区3与所述第二有源区4的表面生长得到外延层，所述外延层包括位于所述第一有源区3表面的第一外延部5及位于所述第二有源区4表面的第二外延部6，所述外延生长步骤在一腔体内进行。
[0052]
作为示例，所述外延层的材质包括sige或其他合适的应变材料。本实施例中所述外延层的材质优选为sige，sige在pmos结构中一方面作为后续制造器件的外延层，另一方面作为在pmos的源漏嵌入的应变材料使用，sige应变材料会pmos的沟道制造方向产生单轴的压应力，该压应力可以使价带能带发生分裂，重空穴带离开价带顶，轻空穴带占据价带顶，从而减小沟道方向的空穴的电导有效质量，最终源漏嵌入sige应变材料可以有效地提高pmos的速度。
[0053]
作为示例，形成所述外延层的方法包括分子束外延及化学气相沉积中的至少一种，本实施例优选为化学气相沉积法，采用化学气相沉积法进行外延层的生长时所述外延层的生长速率较快，外延膜层质量较好，适合于批量生产。进行所述外延生长步骤时反应腔的腔体温度范围是600℃～800℃，该温度范围适宜外延层的生长，具体可为650℃、700℃或750℃，可根据实际工艺需要进行合理设置，本实施例中优选为700℃，较高的外延生长温度可以减少外延生长过程中产生的缺陷及衬底1与外延层中的杂质的扩散污染。
[0054]
再请参阅图5，执行步骤s3即同位刻蚀步骤，往所述腔体内通入刻蚀气体以使所述外延层边生长边消耗，最终所述第一外延部5与所述第二外延部6互不接触，即如图5中的虚线框所示区域所示。请参阅图6，显示为未采用同位刻蚀步骤时得到的外延层截面结构示意图，若不进行同位刻蚀步骤，将会出现如图6中虚线框所示区域所示现象，即外延生长时所述第一外延部5与所述第二外延部6相连接，导致pmos发生短路，影响器件的性能。
[0055]
作为示例，所述外延生长步骤与所述同位刻蚀步骤同时开始，或者在所述外延生长步骤进行预设时间后再开始所述同位刻蚀步骤。
[0056]
作为示例，所述外延生长步骤与所述同位刻蚀步骤同时结束，或者所述外延生长步骤先于或后于所述同位刻蚀步骤结束。
[0057]
具体的，所述外延生长步骤与所述同位刻蚀步骤的开始或结束体现在工艺中为开始向所述腔体中通入外延生长气体或通入所述刻蚀气体的时间，同时向所述腔体中通入外
延生长气体及刻蚀气体即意味着所述外延生长步骤与所述同位刻蚀步骤同时开始，若向所述腔体中先通入外延生长气体，过了预设时间后再通入刻蚀气体即意味着所述同位刻蚀步骤在所述外延生长步骤进行了预设时间之后才开始。同理，所述外延步骤与所述同位刻蚀步骤结束的时间也体现为结束向所述腔体中通入外延生长气体或通入所述刻蚀气体的时间。本实施例中优选为所述外延生长步骤与所述同位刻蚀步骤同时开始，能够从外延层生长时就开始保持所述第一外延部5与所述第二外延部6之间互不接触，同时还可以缩短工艺时间并得到结构更加均匀的外延层。
[0058]
作为示例，所述同位刻蚀步骤采用的刻蚀方法包括各向异性刻蚀或其他合适的能够达到不同晶面刻蚀速率不同的刻蚀方法。
[0059]
作为示例，进行所述同位刻蚀步骤时所述腔体内的压力范围是5torr～50torr，进行所述同位刻蚀步骤时所述腔体内的温度范围是600℃～800℃。进行所述同位刻蚀步骤时的腔体压力范围需要合理设置，刻蚀速率随着腔体压力的增大而增大，腔体压力过低或导致同位刻蚀进展较慢影响生产效率，腔体压力过大可能会导致刻蚀过量而导致外延层的缺陷，本实施例中优选为30torr，还可以根据实际需要将腔体压力设置为15torr、25torr、35torr或者45torr。进行所述同位刻蚀步骤时腔体温度范围也需要基于实际需要合理设置，本实施例中优选为650℃，还可以设置为700℃或者750℃。
[0060]
作为示例，所述同位刻蚀步骤采用的刻蚀气体包括geh4和hcl。除了上述刻蚀气体的选择外，还可以选择其他刻蚀剂来完成同位刻蚀步骤，只要能够根据外延层的实际取向沿着某些平面或角度选择性的刻蚀达到使两pmos外延层不接触的效果即可。
[0061]
作为示例，所述geh4与所述hcl的流量比范围是0.1:1～0.5:1，上述两种反应气体组成的混合气体中，hcl为主要反应气体，而geh4作为添加剂使用，其中hcl气体中的cl-在刻蚀过程中能够达到高度的各向异性，且cl-的刻蚀速率较慢，有利于刻蚀过程的调控，而添加剂的作用可以改善刻蚀过程中的刻蚀速率、选择性以及均匀性。
[0062]
作为示例，所述同位刻蚀步骤采用的载流气体包括h2，在同位刻蚀步骤中h2的作用是去除外延生长步骤之前的工艺步骤中残存的硅原料、掺杂剂等，还可使同位刻蚀步骤中产生的副产物随h2带走。
[0063]
具体的，请参阅图7，显示为所述外延部结构的剖面示意图，所述同位刻蚀步骤实际的作用原理为利用所述刻蚀气体使所述第一外延部5与所述第二外延部6的(110)晶格面及(100)晶格面的刻蚀速率不同，从而达到所述第一外延部5与所述第二外延部6不接触的技术效果。
[0064]
请参阅图8，显示为向腔体通入刻蚀气体后geh4和hcl的化学结构示意图，在整个同位刻蚀步骤过程中，请参阅图9至图11，显示为同位刻蚀步骤的化学反应原理示意图，通入腔体内的刻蚀气体会发生逐步如下化学反应，：
[0065]
(1)geh4→
ge+h2；
[0066]
(2)hcl+ge
→
gecl4+h2；
[0067]
(3)si+gecl4→
sicl4+ge。
[0068]
首先，如图9所示，通入腔体内的geh4气体会在高温下发生分解反应生成ge和h2，再如图10所示，通入腔体内的hcl气体会随后与ge发生化学反应生成gecl4，最后，如图11所示，前步反应过程中产生的gecl4吸附在外延层中的si上与之进一步发生反应并生成sicl4，
通过上述系列反应产生对si的刻蚀效果，以此达到在外延层生长过程中对外延层的不同晶格面进行不同速率的刻蚀以避免所述第一外延部5与所述第二外延部6相接触的效果。具体的，在上述反应中，ge充当催化剂，可加速外延层晶格面(110)》(100)》(111)的刻蚀速率，图中未标识(110)面。
[0069]
作为示例，在所述外延生长步骤及所述同位刻蚀步骤后于所述外延层上形成一层覆盖所述外延层的硅盖帽层(未图示)，所述硅盖帽层可以提高外延锗硅层的锗硅的稳定性，并通过形成硅化物降低金属与半导体的接触电阻。
[0070]
作为示例，所述应变半导体结构包括静态随机存取存储器结构，还可为其他存在相应技术问题的半导体器件结构。
[0071]
综上所述，本发明的应变半导体结构的制作方法包括以下步骤：有源区定义步骤、外延生长步骤及同位刻蚀步骤，其中有源区定义步骤包括提供一衬底，形成隔离结构于所述衬底中，所述隔离结构在所述衬底中隔离出在水平方向上间隔设置的第一有源区与第二有源区；外延生长步骤包括基于所述第一有源区与所述第二有源区的表面生长得到外延层，所述外延层包括位于所述第一有源区表面的第一外延部及位于所述第二有源区表面的第二外延部，所述外延生长步骤在一腔体内进行；同位刻蚀步骤包括往所述腔体内通入刻蚀气体以使所述外延层边生长边消耗，最终所述第一外延部与所述第二外延部互不接触。本发明的应变半导体结构的制作方法通过在外延生长步骤过程中增加一同位刻蚀步骤，能够使外延层边生长边消耗，最终使得sram区域内相邻pmos的有源区表面生长的外延部之间互不接触，从而能够保证sram区域内相邻pmos之间存在间隙以避免sram区域内pmos因外延生长产生连接进到导致pmos结构短路现象的发生，从而提高sram器件的生产良率和性能稳定性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0072]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。