外延片及发光二极管的制作方法

1.本实用新型涉及半导体技术领域，特别涉及一种外延片及发光二极管。


背景技术：

2.发光二极管是一种将电能转化为光能的半导体电子元件，近年来，发光二极管的应用领域日趋广泛，市场需求不断扩大，已经被广泛的应用于显示器、电视机采光装饰和照明领域。发光二极管中的外延片是发光二极管的核心部分，因此，发光二极管外延片的发展备受关注。
3.目前发光二极管的外延结构，一般会包括衬底和在衬底上生长的外延层，由于衬底制作材料一般含有硅，而硅与外延层中的gan之间存在巨大的晶格失配，且外延层在生长过程中会因为热膨胀而影响晶体生长质量，造成外延生长缺陷，进而导致发光二极管的发光效率较低。


技术实现要素：

4.基于此，本实用新型提供一种外延片，以降低衬底与外延层之间的晶格失配，减少外延生长缺陷，进而提高外延长晶质量，从而提高发光效率。
5.一种外延片，包括衬底，还包括依次层叠于所述衬底上的缓冲叠层、n型半导体层、有源发光层、电子阻挡叠层以及p型半导体层；
6.所述缓冲叠层包括依次层叠于所述衬底上的第一缓冲子层、第二缓冲子层以及第三缓冲子层，所述第一缓冲子层和第二缓冲子层均为inn层，所述第三缓冲子层为n型掺杂的ingan层，所述n型掺杂的ingan层的in含量沿远离所述衬底的方向依次递减。
7.综上，根据上述的外延片，通过在衬底与外延层之间新增一缓冲叠层，同时该缓冲叠层与外延层的晶格失配较低，进而确保外延层生长质量，达到提高发光效率的目的。具体为，缓冲叠层包括第一、第二以及第三缓冲子层，通过设置第一缓冲子层和第二缓冲子层能够缓解衬底与外延层之间的位错密度，提高外延长晶质量；由于此时与外延层中的n型半导体层直接接触的为第三缓冲子层，通过第三缓冲子层中递减的in含量能够降低所述第二缓冲子层与后续的外延层的晶格失配，避免硅质衬底与外延层直接接触造成晶格失配较大，有利于减少外延生长缺陷的产生，进而提高外延晶体质量，同时通过所述第三缓冲子层中n型掺杂还能提供更多的电子，增加有源发光层中电子密度，提高复合几率，能够进一步提高发光效率，解决了传统外延结构中存在的因衬底与外延层存在巨大的晶格失配而影响发光效率的问题。
8.进一步地，所述电子阻挡叠层包括呈周期性依次交替层叠于所述有源发光层上的第一电子阻挡子层和第二电子阻挡子层，所述第一电子阻挡子层为gan层，任一所述第二电子阻挡子层均为p型掺杂的algan层，所述algan层的al含量沿远离所述有源发光层的方向依次递减。
9.进一步地，任一所述第一电子阻挡子层的厚度沿远离所述有源发光层的方向依次
递减。
10.进一步地，所述第二电子阻挡子层的p型掺杂浓度沿远离所述有源发光层的方向依次递增且小于p型半导体层的p型掺杂浓度。
11.进一步地，所述第二电子阻挡子层和p型半导体层的掺杂源均为mg，所述第二电子阻挡子层为掺mg的p型algan层。
12.进一步地，所述第三缓冲子层的n型掺杂浓度沿远离所述衬底的方向依次递增且小于所述n型半导体层的n型掺杂浓度。
13.进一步地，所述第三缓冲子层和n型半导体层的掺杂源为si，所述第三缓冲子层为掺si的n型ingan层。
14.进一步地，所述第二缓冲子层的厚度为20～60nm。
15.进一步地，所述第一缓冲子层的厚度为5～40nm。
16.本实用新型另一方面还提供一种发光二极管，所述发光二极管包括如上述的外延片。
附图说明
17.图1为本实用新型一实施例中的外延片的结构示意图。
18.主要元件符号说明：
19.10、衬底，20、缓冲叠层，201、第一缓冲子层，202、第二缓冲子层，203、第三缓冲子层，30、n型半导体层，40、有源发光层，50、电子阻挡叠层，501、第一电子阻挡子层，502、第二电子阻挡叠层，60、p型半导体层
20.如下具体实施方式将结合上述附图进一步说明本实用新型。
具体实施方式
21.为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的若干实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。
22.需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
23.除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
24.请参阅图1，所示为本实用新型第一实施例中的外延片的结构示意图，该外延片包括衬底10以及依次层叠于衬底10上的缓冲叠层20和外延层，其中：
25.外延层从下至上依次包括n型半导体层30、有源发光层40、电子阻挡叠层50以及p型半导体层60，该n型半导体层30层叠于缓冲叠层20上，即为了避免硅材质的衬底10与外延
层直接接触从而导致存在较大的晶格失配，在衬底10和外延层之间新增一缓冲叠层20，该缓冲叠层20包括依次层叠于衬底10上的第一缓冲子层201、第二缓冲子层202、第三缓冲子层203，在本实施例中，第一缓冲子层201以及第二缓冲子层202均为inn层，第三缓冲子层203为n型掺杂的ingan层，且该n型掺杂的ingan层的in含量沿远离所述衬底10的方向依次递减，即第三缓冲子越靠近n型半导体层30的方向其in含量越低，以避免在生长外延层时，因为晶格失配太大而影响外延生长质量，从而避免造成外延生长质量下降的问题，进而提高发光效率。
26.第一缓冲子层201的生长温度为300～550℃，生长压力为200～300torr，生长厚度为5～40nm，第一缓冲子层201的生长温度可设置为300℃、400℃、500℃等，以保证第一缓冲子层201的生长温度处于低温水平，第一缓冲子层201的生长压力可设置为200torr、250torr以及300torr等，以保证第一缓冲子层201的生长压力处于高压水平，通过在低温高压的生长条件下，从而得到厚度为5nm、10nm、20nm等等的第一缓冲子层201，该第一缓冲子层201采用三维生长模式，其表面较为粗糙，能够缓解与第二缓冲子层202之间的部分位错，进而降低位错密度。
27.进一步地，第二缓冲子层202的生长温度为550～700℃，生长压力为100～200torr，生长厚度为20～60nm。示例而非限定，第二缓冲子层202的生长温度可设置为550℃、600℃以及650℃等等，以保证第二缓冲子层202的生长温度处于高温水平，第二缓冲子层202的生长压力可设置为100torr、150torr以及200torr等，以保证第二缓冲子层202的生长压力处于低压水平，通过在高温低压水平下生长出厚度为20nm、30nm以及40nm等的第二缓冲子层202，该第二缓冲子层202同样以三维生长模式进行生长得到对应的inn层，此时第二缓冲子层202的表面较为平整，一方面较为平整的第二缓冲子层202能够填平第一缓冲子层201的粗糙面，另一方面第一缓冲子层201的粗糙面能够增大与第二缓冲层的接触面积，从而提高第一缓冲子层201与第二缓冲子层202之间的结合力，进而有利于提升缓冲叠层20的晶体生长质量，即提高外延片的晶体质量。
28.所述第三缓冲子层203的n型掺杂浓度沿远离所述衬底10的方向依次递增且小于所述n型半导体层30的n型掺杂浓度。本实施例中，通过所述第三缓冲子层203能够额外提供电子，且第三缓冲子层203越靠近n型半导体层30的部分其n型掺杂浓度越高，同时第三缓冲子层203最靠近n型半导体层30的部位其n型掺杂浓度最高，且第三缓冲子层203的最高n型掺杂浓度均小于n型半导体层30的n型掺杂浓度，以使得第三缓冲子层203在增加电子密度提高复合效率的同时，还能进一步拓展电流，降低电压，提高产品性能。
29.具体地，所述第三缓冲子层203和n型半导体层30的掺杂源均为si，且第三缓冲子层203为掺si的n型ingan层，所述n型半导体层30为掺si的n型gan层，本生长n型半导体层30时，采用高纯度的n2和h2作为载气，将反应物tmga、sih4和nh3带入反应室中，控制反应温度为1000-1200℃，反应室压力为100-300torr，n型氮化镓层的厚度为1000-2500nm，n型掺杂来源于sih4，能够生长得到n型半导体层30，n型半导体层30的作用为提供电子。
30.所述有源发光层40包括交替生长的ingan多量子阱层和gan多量子垒层，其周期为3～20，即ingan多量子阱层和gan多量子垒层均包括3-20层，在生长ingan量子阱层时，需通入n2作为载气，在gan多量子垒生长时需通入n2和nh3作为载气，阱层的厚度为3-7nm，垒层的厚度为5-11nm。ingan多量子阱层的in组分含量为0.2-0.5，ingan多量子阱层的生长压力
为100-300torr，ingan多量子阱层的生长温度为700-800℃。gan多量子垒层的生长压力为100-300torr，生长温度为700-900℃。ingan/gan多量子阱层为电子和空穴发生辐射复合释放出光子的区域。
31.电子阻挡叠层50包括周期性依次交替层叠于所述有源发光层40上的第一电子阻挡子层501和第二电子阻挡子层502，所述第一电子阻挡子层501为gan层，所述电子阻挡叠层50中每个所述第二电子阻挡子层502均为p型掺杂的algan层且其al含量沿远离所述有源发光层40的方向依次递减。在本实施例中，通过所述第一电子阻挡子层501降低第二电子阻挡子层502与量子垒的晶格失配，减少缺陷的产生，进而提高外延长晶质量，通过al含量依次递减的第二电子阻挡子层502，能够阻挡有源发光层40的电子溢流，同时还减少对空穴的阻挡，进而提高电子和空穴的复合效率，从而提高发光效率。
32.所述电子阻挡叠层50中每个所述第一电子阻挡子层501的厚度沿远离所述有源发光层40的方向依次递减。本实施例中，所述电子阻挡叠层50中每个所述第一电子阻挡子层501的厚度沿远离所述有源发光层40的方向先递减再递增，能够在降低第二电子阻挡子层502与量子垒的晶格失配基础上，降低原材料的投入。
33.所述电子阻挡叠层50中每个所述第二电子阻挡子层502的p型掺杂浓度沿远离所述有源发光层40的方向依次递增且小于p型半导体层60的p型掺杂浓度，本实施例中，通过所述第二电子阻挡子层502能够额外提供空穴，在增加空穴密度进而提高复合效率的同时，还能进一步拓展电流，降低电压，提高产品性能。
34.具体地，第二电子阻挡子层502和p型半导体层60的掺杂源为mg，第二电子阻挡子层502为掺mg的p型algan层，p型半导体层60为掺mg的p型gan层，在生长p型氮化镓层的过程中，以cp2mg、tega、nh3为反应物，载气为高纯度n2和h2，p型氮化镓层的生长温度为700-1100℃，生长压力为100-400torr。
35.综上，根据上述的外延片，通过在衬底与外延层之间新增一缓冲叠层，同时该缓冲叠层与外延层的晶格失配较低，进而确保外延层生长质量，达到提高发光效率的目的。具体为，缓冲叠层包括第一、第二以及第三缓冲子层，通过设置第一缓冲子层和第二缓冲子层能够缓解衬底与外延层之间的位错密度，提高外延长晶质量；由于此时与外延层中的n型半导体层直接接触的为第三缓冲子层，通过第三缓冲子层中递减的in含量能够降低所述第二缓冲子层与后续的外延层的晶格失配，避免硅质衬底与外延层直接接触造成晶格失配较大，有利于减少外延生长缺陷的产生，进而提高外延晶体质量，同时通过所述第三缓冲子层中n型掺杂还能提供更多的电子，增加有源发光层中电子密度，提高复合几率，能够进一步提高发光效率，解决了传统外延结构中存在的因衬底与外延层存在巨大的晶格失配而影响发光效率的问题。
36.本实用新型还提供一种发光二极管，在本实施例中，该发光二极管包括上述实施例中的外延片的所有结构，因此具有上述实施例中外延片的所有优点，在此不再重复说明。
37.以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型的保护范围应以所附权利要求为准。