栅氧化层完整性测试结构的制作方法

1.本技术涉及半导体技术领域，具体涉及一种栅氧化层完整性测试结构。


背景技术：

2.栅氧化层完整性(gate oxide integrity，goi)测试是验证栅氧化层质量的测试过程。在半导体器件的制造过程中，一般都要形成专门的测试结构用于栅氧化层完整性测试，检测栅氧化层中是否存在缺陷，防止栅氧化层缺陷造成器件的可靠性下降。
3.在目前的goi测试结构中，通常会对有源区和栅极结构用于与接触孔连接的接触面进行金属化，从而使得接触电阻较高的金属和硅界面变成接触电阻较低的硅金属化界面，形成高效的欧姆接触。在对上述接触面进行金属化之前，需要通过干法刻蚀、湿法刻蚀和湿法清洗等工艺贯穿覆盖于有源区和栅极结构上的绝缘层，从而暴露有源区表面和栅极结构表面。
4.然而，由于有源区/浅槽隔离结构/栅极结构的交界处本身就容易受损，再经过上述复杂的工艺步骤，在上述交界处产生了很多的侧向钻蚀，导致该交界处更加容易受损，半导体器件的性能下降，从而影响goi测试结果的准确性。


技术实现要素：

5.本技术提供了一种栅氧化层完整性测试结构，可以提高goi测试结果的准确性。
6.本技术提供了一种栅氧化层完整性测试结构，包括：
7.基底，所述基底内设置有有源区；
8.栅氧化层，所述栅氧化层覆盖于所述基底上；
9.栅极结构，所述栅极结构设置于所述栅氧化层上；
10.阻挡层，所述阻挡层覆盖于所述栅氧化层和所述栅极结构上；
11.介质层，所述介质层覆盖于所述阻挡层上，所述介质层上设置有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔朝向所述基底的一端均设置有掺杂区，所述第一接触孔和所述第二接触孔均与所述有源区连接，所述第三接触孔与所述栅极结构连接。
12.在本技术提供的栅氧化层完整性测试结构中，还包括设置于所述介质层上的第一金属层、第二金属层和第三金属层，所述第一金属层通过所述第一接触孔与所述有源区连接，所述第二金属层通过所述第二接触孔与所述有源区连接，所述第三金属层通过所述第三接触孔与所述栅极结构连接。
13.在本技术提供的栅氧化层完整性测试结构中，所述有源区包括源极区和漏极区，所述第一金属层通过所述第一接触孔与所述源极区连接，所述第二金属层通过所述第二接触孔与所述漏极区连接。
14.在本技术提供的栅氧化层完整性测试结构中，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述栅极侧墙位于所述栅
极层的两侧。
15.在本技术提供的栅氧化层完整性测试结构中，所述基底内还设置有浅槽隔离结构，所述浅槽隔离结构位于所述有源区的两侧。
16.在本技术提供的栅氧化层完整性测试结构中，所述基底为半导体衬底，所述有源区位于所述半导体衬底内。
17.在本技术提供的栅氧化层完整性测试结构中，所述基底包括由下往上依次层叠设置的半导体衬底、埋层和外延层，所述有源区位于所述外延层内。
18.在本技术提供的栅氧化层完整性测试结构中，所述埋层具有第一导电类型，所述外延层具有第二导电类型。
19.在本技术提供的栅氧化层完整性测试结构中，所述第一导电类型为p型，所述第二导电类型为n型；或所述第一导电类型为n型，所述第二导电类型为p型。
20.在本技术提供的栅氧化层完整性测试结构中，所述栅氧化层完整性测试结构为体硅晶体管结构或叉指晶体管结构。
21.综上，本技术提供的栅氧化层完整性测试结构包括基底、栅氧化层、栅极结构、阻挡层和介质层。其中，所述基底内设置有有源区；所述栅氧化层覆盖于所述基底上；所述栅极结构设置于所述栅氧化层上；所述阻挡层覆盖于所述栅氧化层和所述栅极结构上；所述介质层覆盖于所述阻挡层上，所述介质层上设置有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔朝向所述基底的一端均设置有掺杂区，所述第一接触孔和所述第二接触孔均与所述有源区连接，所述第三接触孔与所述栅极结构连接。本方案通过形成覆盖于栅氧化层和所述栅极结构上的阻挡层，可以减少第一接触孔、第二接触孔与有源区，及第三接触孔与栅极结构之间的接触电阻，并通过在第一接触孔、所述第二接触孔和所述第三接触孔朝向所述基底的一端均设置掺杂区，进一步减少上述的接触电阻，从而增加有源区/浅槽隔离结构/栅极结构的交界处的可靠性，进而提高goi测试结果的准确性。
附图说明
22.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1是本技术实施例提供的栅氧化层完整性测试结构的第一中间件结构示意图。
24.图2是本技术实施例提供的栅氧化层完整性测试结构的第二中间件结构示意图。
25.图3是本技术实施例提供的栅氧化层完整性测试结构的第三中间件结构示意图。
26.图4是本技术实施例提供的栅氧化层完整性测试结构的第四中间件结构示意图。
27.图5是本技术实施例提供的栅氧化层完整性测试结构的第五中间件结构示意图。
28.图6是本技术实施例提供的栅氧化层完整性测试结构的结构示意图。
具体实施方式
29.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及
附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
30.需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本技术不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
31.应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
32.在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本技术的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
33.需要说明的是，在本技术的描述中，术语“上”、“下”、“侧面”、“内”、“外”，“顶端”、“底端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
34.以下将通过具体实施例对本技术所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
35.在目前的goi测试结构中，通常会对有源区和栅极结构用于与接触孔的连接的接触面进行金属化，从而使得接触电阻较高的金属和硅界面，变成接触电阻较低的硅金属化界面，形成高效的欧姆接触。在对上述接触面进行金属化之前，需要通过干法刻蚀、湿法刻蚀和湿法清洗等工艺贯穿覆盖于有源区和栅极结构上的绝缘层，从而暴露有源区表面和栅极结构表面。
36.然而，由于有源区/浅槽隔离结构/栅极结构的交界处本身就容易受损，再经过上述复杂的工艺步骤，在上述交界处产生了很多的侧向钻蚀，导致该交界处更加容易受损，半导体器件的性能下降，从而影响goi测试结果的准确性。
37.基于此，本技术实施例提供了一种栅氧化层20完整性测试结构，如图1所示，该栅氧化层20完整性测试结构可以包括基底10、栅氧化层20、栅极结构30、阻挡层40(self-aligned block，sab)和介质层50(intra layer dielectric，ild)。
38.其中，该基底10内可以设置有有源区11和浅槽隔离结构12(shallow trench isolation，sti)，该浅槽隔离结构12位于有源区11的两侧。
39.在具体实施过程中，可以通过光刻和蚀刻工艺在基底10内形成有源区11和浅槽隔离区。然后，再通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，hdp-cvd)在浅槽隔离区内填充介电质，使其形成充分的介电质隔离效果。比如，该介电质可以为二氧化硅。
40.可以理解的是，该有源区11内还可以设置有漂移区、沟道区、深阱区等离子注入
区。
41.在一些实施例中，基底10可以为半导体衬底，有源区11和浅槽隔离结构12位于半导体衬底内。在另一实施例中，基底10可以包括由下往上依次层叠设置的半导体衬底、埋层和外延层，有源区11和浅槽隔离结构12位于外延层内。
42.在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬底的上表层进行sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。
43.其中，埋层具有第一导电类型，外延层具有第二导电类型。
44.需要说明的是，在本技术实施例中，第一导电类型为p型，第二导电类型为n型；或第一导电类型为n型，第二导电类型为p型。
45.该半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底还可以是锗硅衬底、
ⅲ‑ⅴ
族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入p原子形成n型导电的半导体衬底，也可以在单晶硅中注入b原子形成p型导电的半导体衬底。在本技术实施例中，该半导体衬底为单晶硅衬底。
46.其中，栅氧化层20覆盖于基底10上。
47.其中，栅极结构30设置于栅氧化层20上。
48.在一些实施例中，该栅极结构30可以包括栅介质层50、栅极层和栅极侧墙。栅介质层50位于基底10和栅极层之间，栅极侧墙位于栅极层的两侧。
49.其中，阻挡层40覆盖于栅氧化层20和栅极结构30上。需要说明的是，该该阻挡层40的材料为氧化硅。
50.其中，介质层50覆盖于阻挡层40上，介质层50上设置有第一接触孔51、第二接触孔52和第三接触孔53，第一接触孔51、第二接触孔52和第三接触孔53朝向基底10的一端均设置有掺杂区501，第一接触孔51和第二接触孔52均与有源区11连接，第三接触孔53与栅极结构30连接。
51.在具体实施过程中，可以通过光刻和蚀刻工艺在介质层50上的特定位置上形成第一通孔、第二通孔和第三通孔。然后再利用光刻和植入工艺在第一通孔、第二通孔和第三通孔的下方植入第一导电类型掺杂粒子或第二导电类型掺杂粒子。最后，再往第一通孔、第二通孔和第三通孔内填充金属材料，形成第一接触孔51、第二接触孔52和第三接触孔53。
52.需要说明的是，掺杂粒子可以是b，p，as，bf2或in等。在第一通孔、第二通孔和第三通孔的下方植入掺杂粒子的目的是为了降低第一接触孔51、第二接触孔52与有源区11，及第三接触孔53与栅极结构30之间的接触电阻，形成有效欧姆接触。
53.可以理解的是，在第一通孔、第二通孔和第三通孔朝向基底10的一端植入第一导电类型掺杂粒子或第二导电类型掺杂粒子后，第一通孔、第二通孔和第三通孔还未填充金属材料，没有物质阻挡掺杂工艺，因此，掺杂过程可以用较低的能量，使其直接植入到第一通孔、第二通孔和第三通孔下方较浅表面即可。
54.此外在特殊需求下，可以不做光刻，直接在第一通孔、第二通孔和第三通孔的底面做掺杂工艺。需要说明的是，此时需要控制好掺杂剂量，避免使得介质层50内掺杂太多，从而影响介质层50的介电属性。
55.在一些实施例中，有源区11还可以包括源极区和漏极区，第一金属层61通过第一接触孔51与源极区连接，第二金属层62通过第二接触孔52与漏极区连接。
56.其中，栅氧化层20完整性测试结构还包括设置于介质层50上的第一金属层61、第二金属层62和第三金属层63。第一金属层61通过第一接触孔51与有源区11连接，第二金属层62通过第二接触孔52与有源区11连接，第三金属层63通过第三接触孔53与栅极结构30连接。
57.在本技术实施例中，栅氧化层20完整性测试结构为体硅晶体管结构或叉指晶体管结构。
58.综上，本技术实施例提供的栅氧化层20完整性测试结构包括基底10、栅氧化层20、栅极结构30、阻挡层40和介质层50。其中，基底10内设置有有源区11；栅氧化层20覆盖于基底10上；栅极结构30设置于栅氧化层20上；阻挡层40覆盖于栅氧化层20和栅极结构30上；介质层50覆盖于阻挡层40上，介质层50上设置有第一接触孔51、第二接触孔52和第三接触孔53，第一接触孔51、第二接触孔52和第三接触孔53朝向基底10的一端均设置有掺杂区501，第一接触孔51和第二接触孔52与有源区11连接，第三接触孔53与栅极结构30连接。
59.本方案通过形成覆盖于栅氧化层20和栅极结构30上的阻挡层40，可以减少第一接触孔51、第二接触孔52与有源区11，及第三接触孔53与栅极结构30之间的接触电阻，并通过在第一接触孔51、第二接触孔52和第三接触孔53朝向基底10的一端均设置掺杂区501，进一步减少上述的接触电阻，从而增加有源区11/浅槽隔离结构12/栅极结构30的交界处的可靠性。并且，本方案无需对有源区11和栅极结构30用于与接触孔的连接的接触面进行金属化，可以避免由于干法刻蚀、湿法刻蚀和湿法清洗等工艺使得交界处产生很多的侧向钻蚀，导致该交界处容易受损的问题。也即，本方案可以避免金属化对goi测试结果的影响，从而提高goi测试结果的准确性。
60.以上对本技术所提供的栅氧化层完整性测试结构进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的核心思想；同时，对于本领域的技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。