半导体器件、其制备方法、功率转换电路及车辆与流程

本技术涉及半导体，尤其涉及到一种半导体器件、其制备方法、功率转换电路及车辆。

背景技术：

1、碳化硅(silicon carbide，sic)材料相对硅(silicon，si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用sic材料制作的金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)相比si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，igbt)具有高击穿电压、低导通压降等特性。且单极导电特性使得sic mosfet相比si igbt具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，sic mosfet已经在部分应用场景诸如车载微控制单元(micro controller unit，mcu)、车载电池充电器(on-board batterycharger，obc)等领域取代si igbt。

2、sic mosfet器件有两种典型的栅极结构：平面栅和沟槽栅。由于沟槽栅器件没有结型场效应晶体管(junction field effect transistor，jfet)区，可以提高沟道密度，大大降低了导通电阻，发展潜力巨大。但与si igbt器件相比，现有的sic mosfet器件的短路能力较差，这成为制约其替代si igbt器件的一大重要因素。sic mosfet短路能力差的主要原因是短路电流密度很大，使得结温上升较快，进而提早引起短路失效。并且，沟槽栅器件需要在沟槽底部引入用于保护栅氧的屏蔽区，这会引入一个jfet电阻，使得器件的正向导通能力下降。

技术实现思路

1、本技术提供一种半导体器件、其制备方法、功率转换电路及车辆，用于提升器件的正向性能和短路性能。

2、第一方面，本技术提供了一种半导体器件，包括：半导体衬底、设置在半导体衬底上的外延层、设置于外延层内的沟槽、隔着栅绝缘膜设置在沟槽内的栅极、设置于外延层上的源极、以及设置于半导体衬底远离外延层一侧的漏极。在外延层内可以包括：设置于沟槽的底部的屏蔽区、第一区和第二区。其中，屏蔽区可以包括可控屏蔽区和接地屏蔽区，第二区位于可控屏蔽区和接地屏蔽区之间，第一区位于第二区与沟槽的底部之间。

3、在本技术中，半导体衬底可以为掺杂有五价元素的sic单晶衬底，外延层可以采用外延生长生成的掺杂有相应杂质的sic材料。具体地，半导体衬底和外延层中掺杂的主要是n型杂质，例如氮(n)、磷(p)或砷(as)等。示例性地，半导体衬底的掺杂浓度一般大于外延层的掺杂浓度。

4、在本技术一些实施例中，外延层还可以包括设置在半导体衬底上的漂移区，设置在漂移区上的电流扩展区，设置在电流扩展区上的阱区，设置在阱区上的第一源区和第二源区。其中，沟槽可以延伸至漂移区，屏蔽区设置在漂移区内且与电流扩展区接触。第一源区位于第二源区与沟槽的侧壁之间，源极同时与第一源区和第二源区形成欧姆接触。

5、在本技术中，第一源区、电流扩展区、漂移区和第二区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第一源区、电流扩展区、漂移区和第二区中掺杂的主要是n型杂质，例如氮(n)、磷(p)或砷(as)等。示例性地，半导体衬底和第一源区的掺杂浓度一般均大于电流扩展区、漂移区、第二区的掺杂浓度，半导体衬底和第一源区的掺杂浓度一般相似。

6、在本技术中，第二源区、阱区、第一区和屏蔽区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第二源区、阱区、第一区和屏蔽区中掺杂的主要是p型杂质，例如硼(b)、铝(al)或镓(ga)等。示例性地，阱区和第一区的掺杂浓度一般均小于第二源区和屏蔽区的掺杂浓度，第二源区和屏蔽区的掺杂浓度一般相似。

7、在本技术实施例提供的半导体器件中，采用独特的可控屏蔽区设计，并配合位于可控屏蔽区与接地屏蔽区之间的第一区，使可控屏蔽区可以在浮空和接地两种状态之间切换，从而调整jfet区的宽度，进而影响jfet区的电阻大小，以控制器件正向性能和短路性能。

8、在本技术实施例提供的上述半导体器件中，在沟槽底部的第一区中存在两个耗尽区，这两个耗尽区为：位于上方的在栅绝缘膜与第一区之间形成的耗尽区，以及位于下方的由第一区和第二区构成的pn结形成的耗尽区。

9、当栅压vgs＝0v时，两个耗尽区并未交汇，此时可控屏蔽区通过第一区与接地屏蔽区相连，可控屏蔽区处于接地状态。随着栅压vgs的增大，位于上方的耗尽区逐渐增大，当栅压vgs达到一定数值时，位于上方的耗尽区与位于下方的耗尽区交汇，此时第一区完全夹断，可控屏蔽区变为浮空状态。继续增加栅压vgs就会通过栅电容使得可控屏蔽区的电位抬升，从而漂移区内在可控屏蔽区与漂移区之间形成的耗尽区回缩，jfet区宽度变大，jfet区电阻下降，半导体器件正向性能提升。

10、并且，半导体器件在短路期间内部温度会升高，使得第一区内位于上方的耗尽区变窄。同时高温使得空穴能量增强，更容易克服第一区内的空穴势垒。在这两种因素的作用下，在一定温度时，第一区恢复导通空穴的能力，可控屏蔽区变为接地状态，jfet区宽度变小，jfet区电阻增大，短路电流下降，半导体器件的短路性能会提升。

11、在本技术一些实施例中，设置在沟槽底部的屏蔽区还可以包裹沟槽的拐角处，该拐角处指的是沟槽的底部和侧壁连接的位置，使屏蔽区可以与电流扩展区接触。

12、在本技术一些实施例中，屏蔽区中的可控屏蔽区和接地屏蔽区可以各为一个，且可控屏蔽区和接地屏蔽区之间通过堆叠设置的第一区和第二区隔开。可控屏蔽区的一部分可以设置在沟槽的底部，另一部分可以延伸至沟槽的一侧拐角处且与该侧的电流扩展区接触设置。接地屏蔽区的一部分可以设置在沟槽的底部，另一部分可以延伸至沟槽的另一侧拐角处且与该侧的电流扩展区接触设置。进一步地，可控屏蔽区和接地屏蔽区可以关于堆叠设置的第一区和第二区呈对称设置。此时，仅设置可控屏蔽区的一侧可以调整jfet区的宽度，进而影响jfet区的电阻大小，以控制器件正向性能和短路性能。

13、在本技术另一些实施例中，可控屏蔽区也可以为两个，接地屏蔽区为一个，第一区和第二区均为两个。其中，接地屏蔽区可以设置在沟槽的底部，且两端各设置有堆叠设置的第一区和第二区，以便与可控屏蔽区隔开设置。一个可控屏蔽区的一部分可以设置在沟槽的底部，另一部分可以延伸至沟槽的一侧拐角处且与该侧的电流扩展区接触设置。另一个可控屏蔽区的一部分可以设置在沟槽的底部，另一部分可以延伸至沟槽的另一侧拐角处且与该侧的电流扩展区接触设置。进一步地，可控屏蔽区可以关于接地屏蔽区的竖直中线呈对称设置。此时，在沟槽的两侧均可以调整jfet区的宽度，进而影响jfet区的电阻大小，以控制器件正向性能和短路性能。

14、在本技术一些实施例中，还可以包括：覆盖于外延层远离半导体衬底一侧的层间介质层。并且，层间介质层可以具有接触孔，接触孔在半导体衬底的正投影可以与栅极在半导体衬底的正投影互不交叠，且接触孔暴露出第一源区和第二源区，以便源极通过接触孔分别与第一源区和第二源区接触，实现源极分别与第一源区和第二源区欧姆接触的效果。

15、本技术对形成层间介质层的材料不作限定，例如，形成层间介质层的材料可以是介电材料，该介电材料包括但不限于二氧化硅(sio2)、氮氧化硅(sino)、碳氧化硅(sico)、氮化硅(sinx)等。

16、本技术对形成源极和漏极的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括w、al、ti、cu、mo或pt等。

17、本技术对栅极的材料不作限定，例如，栅极的材料可以是多晶硅材料，也可以是金属(例如w、al、ti、cu、mo或pt)等其它具有良好导电特性的材料。

18、在本技术实施例提供的半导体器件中，会存在多个周期性排列的重复结构，每个重复结构中的可控屏蔽区可以在浮空与接地两种状态之间切换。具体地，在半导体器件未上电时，可控屏蔽区通过第一区与接地屏蔽区相连，此时的可控屏蔽区处于接地状态。当栅压vgs增加到一定数值，第一区被全耗尽，可控屏蔽区变为浮空状态，继续增大栅压vgs就会通过栅电容使得可控屏蔽区的电位抬升，漂移区内的耗尽区收缩，jfet区电阻下降，器件正向导通性能提升。

19、在半导体器件经受短路应力时，内部温度会升高，第一区内的耗尽区宽度会变小，同时高温使得空穴能量增加，更容易克服势垒。由这两种因素共同作用使得第一区重新导通空穴，可控屏蔽区变为接地状态，jfet区电阻增大，短路电流下降，半导体器件的短路性能提升。

20、第二方面，本技术实施例还提供了一种上述半导体器件的制备方法，在该制备方法中，可以包括以下步骤：在半导体衬底上外延生长外延层；刻蚀外延层，在外延层中形成沟槽；在沟槽的底部形成屏蔽区、第一区和第二区，屏蔽区包括可控屏蔽区和接地屏蔽区，第二区位于可控屏蔽区和接地屏蔽区之间，第一区位于第二区与沟槽的底部之间；在沟槽内形成栅绝缘膜，并在形成有栅绝缘膜的沟槽中形成栅极；在外延层上形成源极，以及在半导体衬底远离外延层的一侧形成漏极。

21、在一些可能的实施方式中，为了形成外延层，在半导体衬底上外延生长外延层，可以包括如下步骤：

22、首先，可以采用外延工艺，在n型的sic半导体衬底上外延生长掺杂有n型杂质的sic材料形成漂移区。

23、之后，在漂移区上外延生长掺杂浓度不同的n型杂质的sic材料形成电流扩展区。

24、本技术对漂移区和电流扩展区的厚度具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定漂移区和电流扩展区的厚度的具体数值。

25、之后，采用离子注入工艺，在电流扩展区进行p型杂质掺杂，形成阱区。

26、之后，采用离子注入工艺，在阱区的一部分位置进行n型杂质掺杂，形成第一源区，在阱区的另一部分位置进行p型杂质掺杂，形成第二源区。

27、在一些可能的实施方式中，为了在外延层中形成沟槽，可以包括如下步骤：

28、首先，在外延层上形成沟槽掩膜(该沟槽掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该沟槽掩膜将不需要形成沟槽的外延层中的区域遮盖上，而将需要形成沟槽的外延层中的区域暴露出来。之后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对外延层中未被沟槽掩膜遮盖的区域进行刻蚀，在外延层中形成沟槽，且沟槽的底部可以延伸至漂移区。

29、在一些可能的实施方式中，为了在沟槽的底部形成屏蔽区、第一区和第二区，可以包括如下步骤：

30、首先，可以采用倾斜离子注入工艺，在沟槽的两个拐角处进行p型杂质掺杂，形成两个可控屏蔽区。之后，采用垂直离子注入工艺，在沟槽的底部进行n型杂质掺杂，形成第二区，之后，采用垂直离子注入工艺，在沟槽的底部进行p型杂质掺杂，形成第一区。最后，采用垂直离子注入工艺，在沟槽的底部进行p型杂质掺杂，形成接地屏蔽区。

31、或者，首先，可以采用倾斜离子注入工艺和垂直离子注入工艺，在沟槽的两个拐角处和底部进行p型杂质掺杂，形成屏蔽区。之后，采用垂直离子注入工艺，在沟槽的底部进行n型杂质掺杂，形成第二区，之后，采用垂直离子注入工艺，在沟槽的底部进行p型杂质掺杂，形成第一区。

32、在本步骤中，屏蔽区、第一区和第二区的形成顺序可调，并不局限于上述两种示例。

33、在一些可能的实施方式中，为了在沟槽内形成栅绝缘膜和栅极，可以包括如下步骤：

34、示例性地，首先，可以对半导体器件进行激活退火，并进行清洗。接着，可以采用高温(>1150度)氧化工艺，对沟槽的表面进行氧化处理，使沟槽的表面形成栅绝缘膜。

35、之后，采用沉积工艺，在形成有沟槽的外延层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽，且在采用多晶硅材料填充沟槽后外延层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，以形成栅极。

36、在一些可能的实施方式中，为了在外延层上形成源极，以及在半导体衬底远离外延层的一侧形成漏极，可以包括如下步骤：

37、首先，可以采用沉积工艺，在整个外延层上沉积层间介质层，并使层间介质层覆盖整个外延层。

38、之后，在外延层上形成接触孔掩膜(该接触孔掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该接触孔掩膜将不需要形成接触孔的区域遮盖上，而将需要形成接触孔的区域暴露出来。然后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对层间介质层未被接触孔掩膜遮盖的区域进行刻蚀，暴露出第一源区和第二源区。

39、之后，采用沉积工艺，在层间介质层上沉积金属材料，形成源极。并通过金属材料填充接触孔，使源极通过接触孔中填充的金属材料与分别与第一源区和第二源区接触。

40、可以在形成源极之前，采用沉积工艺，在半导体衬底远离外延层的一侧沉积金属材料，形成漏极。或者，也可以在形成源极之后，采用沉积工艺，在半导体衬底远离外延层的一侧沉积金属材料，形成漏极。

41、本技术对源极和漏极的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括w、al、ti、cu、mo或pt。

42、第三方面，本技术实施例还提供了一种功率转换电路，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。其中，该半导体器件可以为如第一方面或第一方面的各种可能设计中的半导体器件，或者如采用第二方面或第二方面的各种可能设计中制备的半导体器件。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。

43、第四方面，本技术实施例还提供了一种车辆，该车辆可以包括依次连接的电池、功率转换电路和电机。其中，该功率转换电路可以为如第三方面或第三方面的各种可能设计中的功率转换电路。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。