一种集成电路的片内ESD防护装置及其制备方法与流程

本发明涉及深亚微米集成电路可制造性与可靠性领域，特别涉及集成电路的片内esd可靠性，具体为一种高鲁棒性simox soi finfet集成电路工艺的片内esd防护装置及其制备方法。

背景技术：

1、随着集成电路技术的演进。新型的finfet三维半导体结构在三个侧面对沟道进行控制，有效克服了平面mosfet尺寸下降导致的短沟道效应，减小了泄漏电流，是7nm及以下集成电路工艺制程的主要技术路径。目前，主流finfet工艺包括体硅finfet和soi finfet两大类。

2、soi finfet技术是一种三维晶体管结构，是cmos技术的一种重要变体。它在传统cmos技术的基础上，增加了一个极薄的绝缘层，同时将导电通道垂直于晶体管表面，从而具有高集成度、高性能、低功耗、低噪声、高稳定性和更高的阈值电压等优点。这些特点使得soi finfet在现代集成电路设计和制造中得到广泛应用，用于制造高性能和低功耗的微处理器和系统芯片。然而，由于soi finfet的极小尺寸和高集成度，以及电气特性的改变，导致其在静电防护方面面临着一些挑战。

3、静电放电(esd)是soi finfet工艺面临的最大挑战之一。由于soi finfet的体积很小，其灵敏度相当高，只要少量的静电电子就足以引起损坏。当带有静电的人体或物体接触到soi finfet器件时，可能会引起esd现象，导致芯片瞬间损坏或失效。这种现象非常难以预测和控制，并且可能发生在整个制造过程中的任何阶段，包括设计、加工、测试和使用阶段。

4、soi finfet的静电防护是一个复杂而严峻的挑战，在设计、制造和使用阶段都需要采取多种技术手段和策略来保护器件的稳定性和可靠性，以确保其在各种环境和应用场景下均能正常工作。soi finfet的静电防护需求主要集中在以下两方面：

5、1.静电放电预防：由于soi finfet器件的灵敏度很高，需要在制造过程中采取有效的静电放电保护措施，以预防esd事件。因此，需要在设计和制造过程中采用一系列的技术手段，如设备和人员接地、控制空气湿度、使用静电放电保护用品等，以减小soi finfet器件面临esd风险。

6、2.增强静电放电可靠性：预防措施的效果有限，还需要通过优化soi finfet的设计和结构来提高其对静电放电的容忍度，以提高器件的可靠性和稳定性。例如，可以采用特殊的材料、结构和工艺，以增强器件的电气特性和稳定性，最大限度地降低esd的影响。

技术实现思路

1、针对现有技术中存在的问题，本发明提供了一种能够提高soi finfet集成电路的esd可靠性，使得soi finfet集成电路免于在制造、运输、储存阶段被esd击毁的高鲁棒性simox soi finfet集成电路工艺的片内esd防护装置及其制备方法。

2、本发明的目的通过以下技术方案实现。

3、一种集成电路的片内esd防护装置，包括半导体衬底、鳍型硅、鳍栅高k介质、鳍栅连接、源漏着陆块，上浮半埋氧层和下沉半埋氧层均为二氧化硅，厚度在50至300纳米之间，所述上浮半埋氧层、下沉半埋氧层在形成方式上亦由氧注入分离工序过程中注入衬底中的氧离子经过热氧化过程形成，所述上浮半埋氧层与下沉半埋氧层上下交错，上浮半埋氧层位置上靠近晶圆表面，所述下沉半埋氧层的位置相对上浮半埋氧层更加远离表面，所述上浮半埋氧层和下沉半埋氧层之间存在垂直距离，所述上浮半埋氧层之下的区域定义为热沉窗口下半区，所述热沉窗口下半区的掺杂浓度为标准soi finfet的半导体衬底掺杂浓度，所述下沉半埋氧层之上的区域定义为热沉窗口上半区，靠近热沉窗口上半区顶部的掺杂浓度为标准soi finfet的沟道掺杂浓度，靠近热沉窗口上半区底部的掺杂浓度为标准soifinfet的半导体衬底掺杂浓度。

4、一种集成电路的片内esd防护装置，包括半导体衬底、鳍型硅、鳍栅高k介质、鳍栅连接、源漏着陆块，半埋氧层为二氧化硅，厚度在50至300纳米之间，所述半埋氧层在形成方式上亦由氧注入分离工序过程中注入衬底中的氧离子经过热氧化过程形成，所述半埋氧层仅在鳍型硅、鳍栅高k介质、鳍栅连接、源漏着陆块所构成的主体结构之外存在，而在鳍型硅、鳍栅高k介质、鳍栅连接、源漏着陆块主体结构之下留下了热沉窗口，在氧离子注入工序之前形成二氧化硅、氮化硅掩蔽层，对半埋氧层进行分区氧离子注入。

5、鳍栅连接边缘保护为多晶硅或者硅材料的保护机构，置于鳍栅连接台阶处，厚度与鳍栅连接厚度一致，用于防止鳍栅连接台阶引发的鳍栅连接断裂而造成的栅电极电学连接断路，源漏着陆块边缘保护为多晶硅或者硅材料的保护机构，置于源漏着陆块台阶处，厚度与源漏着陆块厚度一致，一样防止源漏着陆块台阶引发的源漏着陆块断裂而造成的源漏电极电学连接断路。

6、所述热沉窗口区域材料为硅，靠近热沉窗口顶部的掺杂浓度为标准soi finfet的沟道掺杂浓度，靠近热沉窗口底部的掺杂浓度为标准soi finfet的半导体衬底掺杂浓度。

7、等效mosfet栅电极对应于鳍栅连接所引出的电极，等效寄生bjt电路基区电极为等效mosfet的体区电极，对应于半导体衬底所引出的电极，热接地、等效mosfet漏电极以及等效寄生bjt电路集电极分别为等效mosfet的源电极与漏电极，对应于源漏着陆块所引出的电极。

8、等效二极管阴极、等效二极管阳极分别对应于源漏着陆块所引出的电极，完整结构存在两处对称源漏着陆块分别为上述二极管的阳电极与阴电极，当对称的两处源漏着陆块均为不同掺杂时，形成二极管结构等效二极管，更具体地考虑中等掺杂的鳍栅鳍型硅，所形成的二极管结构等效二极管为pin二极管。

9、被保护电路输入io端口为被保护电路的输入端口，所述被保护电路电源端口为电源轨线，被保护电路参考地端口为地参考轨线，被保护电路输出io端口为被保护电路的输出端口，等效mosfet为mosfet形式构造，等效寄生bjt为mosfet形式的寄生双极型晶体管，soi热阻soi热阻、旁路热阻、热学接地热接地用于描述mosfet形式构造散热效果的等效电路。

10、mosfet形式构造等效mosfet的栅电极与源电极相短接，mosfet形式构造等效mosfet的体区引出接在电阻组成rc充放电网络的电阻和电容组成rc充放电网络的电容之间，亦即将寄生双极型晶体管等效寄生bjt的基区接在电阻组成rc充放电网络的电阻和电容组成rc充放电网络的电容之间，在soi finfet工艺下实现了体区触发的众所周知的gcnmosfet结构，电阻组成rc充放电网络的电阻和电容组成rc充放电网络的电容组成rc充放电电路，其充放电时间在10ns至100ns之间，电容可由栅介质电容构造的等效电容，电阻由栅电阻构造的等效电阻。

11、一种集成电路的片内esd防护装置制备方法，步骤包括：

12、s0：半导体衬底准备，单晶硅锭经过切割、磨边、表面抛光，形成半导体衬底；

13、s1：soi基底构建：在基底构建过程中分别有两次氧离子注入二、氧离子注入一并结合后续的氧化形成交错不连续的上浮半埋氧层和下沉半埋氧层；首先，在标准soifinfet氧离子注入一之前，在半导体衬底之上淀积3微米厚的sio2和si3n4并光刻刻蚀，得到氧离子注入掩蔽层掩膜版一；然后，进行氧离子注入一，氧离子注入一剂量大于等于氧离子注入二的剂量，在深层氧元素聚集区位置上聚集了足够的氧元素之后去除掩膜版一，重新淀积3微米厚的sio2和si3n4并光刻刻蚀，得到氧离子注入掩蔽层掩膜版二，然后，利用氧离子注入一将氧离子注入基底，使得在浅层氧元素聚集区位置处聚集足够的氧元素，此时在浅层氧元素聚集区和深层氧元素聚集区位置上聚集足够的氧元素；在si衬底半导体衬底中形成一层sio2，即全埋氧层；通过注入的能量和剂量配合使得形成的埋氧层全埋氧层距离表面的距离范围在50纳米至5微米之间，氧层浅层氧元素聚集区距离表面的距离典型值为70纳米，氧层浅层氧元素聚集区厚度典型值为100纳米，在进入下一环节之前，选择性地在表面进行清洗并沉积一层sio2作为保护层进入下一制备环节；

14、或者通过一次氧离子注入一分区注入并结合后续的氧化形成不连续的半埋氧层，首先，在上述标准soi finfet氧离子注入一之前，在半导体衬底之上淀积3微米厚的sio2和si3n4并光刻刻蚀，得到氧离子注入掩蔽层掩膜版三，然后，与上述标准soi finfet氧离子注入同时进行相同的氧离子注入一，使得在浅层氧元素聚集区位置处聚集足够的氧元素，紧接着，在氮气保护环境下进行热氧化，在si衬底半导体衬底中形成一层不连续的sio2，即半埋氧层，氧离子聚集浅层氧元素聚集区距离表面的距离同标准soi finfet一样，典型值为70纳米，氧层浅层氧元素聚集区厚度典型值为100纳米，在进入下一环节之前，选择性地在表面进行清洗并沉积一层sio2作为保护层进入下一制备环节；

15、s2：鳍栅图案化和栅极电介质：利用光刻和蚀刻技术，将顶层硅完全隔离的顶硅层图案化为鳍状结构以及着陆块源漏着陆块，在这个步骤中，鳍栅鳍型硅被定义为所需的宽度和高度，着陆块源漏着陆块鳍型硅被定义为所需的引出图形，翅片的高度为10-40纳米；

16、s3：鳍栅电介质：考虑到抑制泄漏电流的同时保持对沟道的控制，标准soi finfet工艺中鳍栅电介质采用高k金属栅结构，首先低温工艺形成高k电介质，栅极电介质形成过程包括在soi晶圆的硅层顶部沉积一层高质量的电介质薄膜，用于栅极电介质的常用材料包括二氧化硅、氮化硅和高k电介质，重复两到三次电介质薄膜淀积和刻蚀过程，在鳍型硅的山侧形成鳍栅电介质鳍栅高k介质；

17、s4：鳍栅间连接：在鳍栅电介质之后，需要进行鳍栅间连接，将每个鳍硅连接起来并引出淀积sio2和多晶硅复合层并经过光刻刻蚀，复合层鳍栅连接中，sio2层小于鳍栅鳍栅高k介质的高度，完成鳍栅间连接的多个鳍栅经由x方向延伸至氧化物层之上，后续的通孔在氧化物层之上引出作为等效电路中等效mosfet栅电极；

18、s5：体区电位引出：对于标准soi finfet来说，由于体区浮空且被沟道完全控制并不需要本步骤，改变上一步的鳍栅间连接步骤中sio2和多晶硅复合层的掩膜板，使得经过光刻刻蚀后的复合层鳍栅连接形成了基本防护单元；

19、s6：台阶加固：首先分别针对源漏着陆区源漏着陆块和栅连接层鳍栅连接的台阶淀积高浓度多晶硅薄膜，在台阶处的纵向厚度远大于横向厚度，接着对多晶硅薄膜进行各向异性干法刻蚀，鳍栅连接边缘保护和源漏着陆块边缘保护用于确保源漏极有效连接和栅电极有效连接；

20、s7：接触形成和通孔连接：首先，使用物理气相沉积或原子层沉积在硅或者多晶硅表面沉积一层薄钛，然后，使用cvd将较厚的钨层沉积在钛层的顶部，在沉积之后，使用诸如ald的低温工艺将栅极介电层沉积在钨层上，由此形成钛钨接触层，接着，使用cvd淀积高质量的sio2层作为层间介质，使用光刻和蚀刻工艺在层间介质中打开接触窗口，最后，使用pvd或cvd将一层金属，沉积在层间介电层的顶部并进入接触窗口，从而形成通孔连接；

21、s8：后道工序：实施标准soi finfet工艺的后道工序，通过金属化层与晶圆上的布线互连；重复实施在晶圆顶部沉积介电材料以隔离互连步骤、使用光刻和蚀刻工艺在介电材料中创建通孔连接步骤、沉积导电材料以填充通孔并形成导线步骤、化学机械平面化对表面进行平面化步骤，以形成多层金属堆叠的多层连接结构。

22、相比于现有技术，本发明的优点在于：

23、1.本发明的结构具有新颖的热沉窗口结构，泻放电流流过热沉窗口之上的鳍栅结构，鳍栅中产生的热量向下经过热沉窗口传递至面积巨大的衬底从而散失。该方案解决了传统soi finfet埋氧之上的硅膜散热极端困难的问题，显著提高了片内esd防护装置的单位最大泻放电流，大大提高了soi finfet集成电路工艺的片内esd防护性能。

24、2.本发明的热成窗口不仅仅能够利用自身的优良导热率向下传导热量，而且能够为片内esd防护装置提供体区电位，从而避免了传统soi finfet中片内esd防护装置体区浮空所引发的泄漏电流漂移、开启电压抖动、非均匀开启等一致等一系列问题。

25、3.本发明的制备方法能够良好的兼容标准simox(氧注入分离)soi finfet工艺，维持原有鳍栅的结构完整度的同时，维持了鳍栅构造原有的机械强度以及各氧化层覆盖完整性，对工艺良率没有影响。同时，由于工序改变少且对主要工艺无改动，本发明的制备方法的实施与验证成本低。