一种宽禁带半导体沟槽MOSFET器件及其制作方法与流程

本发明属于半导体器件，具体涉及一种宽禁带半导体沟槽mosfet器件结构及其制作方法。

背景技术：

1、sic和gan是第三代宽禁带半导体材料，在禁带宽度、击穿场强、电子饱和漂移速度等物理特性上较si更有优势，制备的功率器件如二极管、晶体管和功率模块具有更优异的电气特性，能够克服硅基无法满足高功率、高压、高频、高温等应用要求的缺陷，也是能够超越摩尔定律的突破路径之一，因此被广泛应用于新能源领域（如光伏、储能、充电桩、电动车等）。近年来，禁带宽度大于sic和gan的超宽带隙半导体材料如氧化镓（ga2o3）、金刚石（c）、氮化铝（aln）等，以其优越的光学与电学性能，已被认为是一个令人兴奋且充满挑战的新研究领域。较大的禁带宽度使得器件可以应用在很多极端恶劣的环境下：在地热能源生产和油气开采的背景下可以实现更高的钻井速度和更低的故障率，在高温情况下使得电子传感器控制的铝厂、钢厂以及燃煤和燃气电厂的工作温度更高，从而提高这些工业过程的能源效率。在功率开关的应用中，巴利伽优值bfom（baliga’s figure-of-merit）是用来表示半导体材料电力电子方面的适用程度的指标，其表示为：bfom=εμe3，其中ε是介电常数，μ是迁移率，e是半导体的击穿场强，bfom值大致上与禁带宽度eg的六次方成正相关。因此较大的禁带宽度意味着宽带隙半导体在功率器件的应用中具有更低的功率损耗和更高的转换效率，从而实现更加优秀和理想的电力电子应用。在宽禁带半导体材料中，ga2o3具有4.8ev的禁带宽度、8mv/cm的理想击穿电场强度和高达3400的bfom值，大约是gan的4倍，sic的10倍。因此在如今具有更高功率密度以及更低功耗需求的电力电子应用中，ga2o3材料具有更为重大的研究意义以及更为广阔的市场应用前景。

2、碳化硅器件可以通过离子注入或者外延生长实现p型掺杂，但是氮化镓、氧化镓、金刚石、氮化铝等禁带宽度比碳化硅大的材料，通过离子注入实现p型掺杂比较困难，可以通过生长外延或者氧化物等特殊工艺实现p型。宽禁带半导体材料的沟槽mosfet在实际工艺制作和应用中仍然存在几个问题：1) 材料漂移区的高电场导致栅介质层上的电场很高，这个问题在槽角处加剧，从而在高漏极电压下造成栅介质层迅速击穿；对于恶劣环境的静电效应以及电路中的高压尖峰耐受能力差。2)由于宽禁带半导体功率mosfet主要应用在高压高频大电流领域，电路中的寄生参数会使得在高频开关过程中产生overshoot等尖峰毛刺，造成器件电流通路上的瞬时过压同时增加了开关过程的损耗；或由于功率负载等变化形成大的浪涌电压，因此mosfet抗浪涌电压能力和过压保护也非常重要。因为现有mosfet器件本身并不具备抗浪涌电压自抑制能力和过压保护能力，往往需要在实际应用中设计复杂的缓冲电路，浪涌电压抑制电路和过压保护电路。而这种外部匹配的抑制和过压保护电路往往有时间上的延迟，实际开关过程中的高频尖峰电压浪涌仍然由器件本身承受，有时会导致器件沟道区的击穿失效，以及栅结构和电极欧姆接触区域的逐渐失效，引起器件可靠性问题。3）离子注入深度有限，导致很多针对性的沟槽栅极保护结构和抗浪涌设计从工艺上难以实现。

技术实现思路

1、针对现有技术的不足，本发明的目的在于提供一种宽禁带半导体沟槽mosfet器件结构及其制作方法，以能够保护沟槽角落的栅介质层在高漏极电压下免被击穿。

2、为实现上述目的，本发明采用的如下技术方案：

3、本发明提供的一种宽禁带半导体沟槽mosfet器件，包括由下至上的漏极、n+衬底、n-外延层、p阱区、n+源区、源极，所述n-外延层中具有平行设置的栅极沟槽和p+源区，所述栅极沟槽下方的n-外延层内具有p+掩蔽层和垂直穿透所述p+掩蔽层的p+接地层，所述p+掩蔽层下方具有n+导流层。

4、优选的，所述p+接地层在局部包裹或半包裹所述栅极沟槽。

5、优选的，所述p+接地层在所述栅极沟槽下方分段设置。

6、优选的，所述n+导流层在所述栅极沟槽下方分段设置。

7、优选的，所述p+接地层垂直穿透所述n+导流层。

8、优选的，在所述栅极沟槽下方的所述p+掩蔽层的宽度大于所述p+接地层的宽度，所述p+掩蔽层的厚度小于所述p+接地层的厚度。

9、本发明提供的上述宽禁带半导体沟槽mosfet器件的制作方法，包括以下步骤：

10、s1. 在宽禁带半导体材料衬底上生长n-外延层；

11、s2. 在n-外延层上依次形成p阱区和n+源区；

12、s3. 通过离子注入在n-外延层中形成p+源区；

13、s4. 在晶圆表面涂覆刻蚀掩模，通过干法刻蚀在n-外延层中形成栅极沟槽；

14、s5. 在栅极沟槽刻蚀掩膜的基础上沉积介质，然后进行整面刻蚀，在沟槽的侧壁上形成侧墙；

15、s6. 通过离子注入在栅极沟槽下方的n-外延层内形成p+掩蔽层、n+导流层；

16、s7. 去除刻蚀掩膜和侧墙，在晶圆表面和栅极沟槽内依次沉积氧化硅/多晶硅/氧化硅，形成“三明治”结构的离子注入掩膜；

17、s8. 刻蚀离子注入掩膜，形成p+接地层离子注入窗口；

18、s9. 通过离子注入形成p+接地层，去除离子注入掩膜；

19、s10. 在栅极沟槽内沉积栅极介质、多晶硅，形成栅极；沉积层间介质隔离栅极与源极，沉积欧姆接触金属并退火；

20、s11. 在晶圆表面沉积源极金属，形成源极；在衬底背面沉积漏极金属，形成漏极。

21、优选的，步骤s2中，p阱区的形成方式为离子注入、二次外延、生长p型氧化物中的一种，n+源区的形成方式为离子注入。

22、优选的，所述n+导流层在步骤s1中制备，步骤s1为：在宽禁带半导体材料衬底上生长n-外延层，通过离子注入形成n+导流层，二次外延生长n-外延层。

23、优选的，所述n+导流层在步骤s1中制备，步骤s1为：在宽禁带半导体材料衬底上生长n-外延层，从n-外延层表面进行深注入形成n+导流层。

24、与现有技术相比，本发明的有益效果在于：

25、本发明在栅极沟槽下方构造p+掩蔽层和p+接地层，p+掩蔽层的宽度大于p+接地层，厚度小于p+接地层，p+接地层穿过p+掩蔽层向下延伸，能够更好地保护槽角，降低槽角的电场强度，提高器件的可靠性；同时p+接地层比p+掩蔽层窄，能够让电流在p+掩蔽层下方的通道更宽，降低jfet效应。本发明在p+掩蔽层下方构造n+导流层，n+导流层的电阻很小而且可以进行灵活的调节，电流通过n+导流层时遇到的阻力减小，可以让电流更好的扩散出去，进一步降低器件的导通电阻。

技术特征：

1.一种宽禁带半导体沟槽mosfet器件，其特征在于，包括由下至上的漏极、n+衬底、n-外延层、p阱区、n+源区、源极，所述n-外延层中具有平行设置的栅极沟槽和p+源区，所述栅极沟槽下方的n-外延层内具有p+掩蔽层和垂直穿透所述p+掩蔽层的p+接地层，所述p+掩蔽层下方具有n+导流层。

2.根据权利要求1所述的宽禁带半导体沟槽mosfet器件，其特征在于，所述p+接地层在局部包裹或半包裹所述栅极沟槽。

3.根据权利要求1所述的宽禁带半导体沟槽mosfet器件，其特征在于，所述p+接地层在所述栅极沟槽下方分段设置。

4.根据权利要求1所述的宽禁带半导体沟槽mosfet器件，其特征在于，所述n+导流层在所述栅极沟槽下方分段设置。

5.根据权利要求1所述的宽禁带半导体沟槽mosfet器件，其特征在于，所述p+接地层垂直穿透所述n+导流层。

6.根据权利要求1所述的宽禁带半导体沟槽mosfet器件，其特征在于，在所述栅极沟槽下方的所述p+掩蔽层的宽度大于所述p+接地层的宽度，所述p+掩蔽层的厚度小于所述p+接地层的厚度。

7.权利要求1~6任一项所述的宽禁带半导体沟槽mosfet器件的制作方法，其特征在于，包括以下步骤：

8.根据权利要求7所述的宽禁带半导体沟槽mosfet器件的制作方法，其特征在于，步骤s2中，p阱区的形成方式为离子注入、二次外延、生长p型氧化物中的一种，n+源区的形成方式为离子注入。

9.根据权利要求7所述的宽禁带半导体沟槽mosfet器件的制作方法，其特征在于，所述n+导流层在步骤s1中制备，步骤s1为：在宽禁带半导体材料衬底上生长n-外延层，通过离子注入形成n+导流层，二次外延生长n-外延层。

10.根据权利要求7所述的宽禁带半导体沟槽mosfet器件的制作方法，其特征在于，所述n+导流层在步骤s1中制备，步骤s1为：在宽禁带半导体材料衬底上生长n-外延层，从n-外延层表面进行深注入形成n+导流层。

技术总结
本发明公开了一种宽禁带半导体沟槽MOSFET器件及其制作方法，包括由下至上的漏极、N+衬底、N‑外延层、P阱区、N+源区、源极，所述N‑外延层中具有平行设置的栅极沟槽和P+源区，所述栅极沟槽下方的N‑外延层内具有P+掩蔽层和垂直穿透所述P+掩蔽层的P+接地层，所述P+掩蔽层下方具有N+导流层。本发明的器件结构能够更好地保护槽角，降低槽角的电场强度，提高器件的可靠性。

技术研发人员：袁俊,郭飞,王宽,徐少东,彭若诗
受保护的技术使用者：湖北九峰山实验室
技术研发日：
技术公布日：2024/1/16