一种屏蔽栅型MOSFET终端结构及制作方法与流程

本发明涉及半导体芯片制造工艺，具体为一种屏蔽栅型mosfet终端结构及制作方法。

背景技术：

1、众所周知，为了提高器件的击穿电压及工作稳定性，除需要自身体内各参数之外，更为重要的是采用合适的终端技术防止由于pn结弯曲而造成的电场集中最终造成器件提早击穿，目前，终端技术主要包含有三类，平面终端技术、台面终端技术及复合型终端技术，其中，平面终端技术主要包括：场板、场限环、结终端扩展以及横向变掺杂等方式，但不管是结终端扩展技术还是横向变掺杂技术，均增加了pn结的面积，因此会导致漏电流和结电容增大，且在高压器件中，还有在使用jte和vld这两种结构。台面终端技术包括磨角技术和耗尽区腐蚀台面技术，早期主要受到工艺的限制，在磨面处容易形成损伤，使得表面临界击穿电场小于体内，导致其耐压效率降低，以及早期的化学腐蚀使用腐蚀溶液其控制精度低，很难达到理论效果。

2、近几年随着干法腐蚀技术的使用，有效解决了选择比与深度控制以及沟槽填充的问题。沟槽刻蚀终端取得了长足的进步，而沟槽终端的耐压主要受制于沟槽内部氧化层厚度，太薄的氧化层会使得器件终端承受更高的耐压，首先对于屏蔽栅型mosfet来说，由于有较厚的屏蔽氧化层的存在，这就使得器件在终端区域的沟槽中使用更厚的氧化层来提升终端耐压，其次屏蔽栅型mosfet基于电荷平衡效应的原理能够进一步提升器件有源区的耐压，即能够得到更优的比导通电阻和fom值，优值越低越好，描述器件导通损耗和开关损耗最佳平衡的优值因子，此外由于屏蔽栅型mosfet器件终端和有源区过渡区域存在三维效应，而三维效应区域的存在导致器件终端耐压在该区域耐压降低，无法到达完全的电荷平衡，从而限制了器件导通电阻和fom的降低，最后屏蔽栅型mosfet的器件终端沟槽区域的设计也是器件耐压的决定性因素。

3、为此，我们研发出了新的一种屏蔽栅型mosfet终端结构及制作方法。

技术实现思路

1、（一）解决的技术问题

2、针对现有技术的不足，本发明提供了一种屏蔽栅型mosfet终端结构及制作方法，整体提升mosfet终端耐压性和稳定性，从而使得mosfet终端拥有较优的导通电阻和fom优值来降低整个的导通损耗和开关损耗。

3、（二）技术方案

4、为实现以上目的，本发明通过以下技术方案予以实现：本发明提供一种屏蔽栅型mosfet终端结构及制作方法，减少可移动离子以及带电粒子进入器件内部，从而使得器件拥有很高的稳定性和耐压性，从而使得mosfet终端拥有较优的导通电阻和fom优值来降低整个的导通损耗和开关损耗。

5、第一方面，本发明实施例提供的屏蔽栅型mosfet终端结构，包括漏极金属层、衬底和外延层，所述漏极金属层设置于衬底一侧，所述外延层设置于衬底远离漏极金属层一侧，所述外延层外端中心线一侧由内向外依次设置有终端区域和有源区域，且其另一侧设置有截止环区域；

6、所述有源区域内等间距环绕设置有沟槽，所述沟槽通过其上设置的源极金属层引出；

7、所述终端区域设置有两条沟槽终端，其中靠近有源区域的一条所述沟槽终端与器件源极相连，而另一条所述沟槽终端为悬空设置；

8、所述截止环区域设置有三条沟槽环，所述沟槽环通过其上设置的截止环金属层引出，所述沟槽环通过接触孔与漏极金属层连接。

9、可选的，所述沟槽间的间距与沟槽和沟槽台面间的间距相等，所述沟槽终端间的间距与沟槽和沟槽台面间的间距相等，所述沟槽环间的间距与沟槽和沟槽台面间的间距相等。

10、可选的，该mosfet终端结构包括屏蔽氧化层、源极多晶硅层、栅氧化层、栅极多晶硅层，所述屏蔽氧化层位于沟槽、沟槽终端以及沟槽环底部，所述源极多晶硅层内嵌于屏蔽氧化层中，所述栅氧化层内嵌于源极多晶硅层中，所述栅极多晶硅层内嵌于栅氧化层中。

11、第二方面，本发明实施例还提供了一种屏蔽栅型mosfet终端结构制作方法，其特征在于，包括以下具体步骤：

12、s1、提供衬底，并在所述衬底的一侧形成外延层，以及在所述外延层远离所述衬底一侧形成若干条沟槽、两条沟槽终端以及三条沟槽环；

13、s2、在所述沟槽、沟槽终端和沟槽环内生成一层屏蔽氧化层；

14、s3、在所述屏蔽氧化层中淀积一层源极多晶硅层；

15、s4、在所述源极多晶硅层中生长一层栅氧化层；

16、s5、在所述栅氧化层上淀积一层栅极多晶硅层；

17、s6、在所述外延层远离衬底边缘淀积一层隔离氧化层；

18、s7、在所述隔离氧化层上淀积一层ti/tn层；

19、s8、刻蚀源极金属层、漏极金属层以及截止环金属层。

20、可选的，在s1中所述衬底和外延层均是n型掺杂；在s3中所述源极多晶硅层掺杂为n型重掺；在s6中所述隔离氧化层为n型重掺杂多晶硅。

21、可选的，在s1中设置有源区域，所述沟槽等间距环绕设置于有源区域内，且所述沟槽间的间距与沟槽和沟槽台面间的间距相等。

22、可选的，在s1中设置有终端区域，所述沟槽终端设置于终端区域内，所述沟槽终端为两条，其中靠近有源区域的一条沟槽终端与器件源极相连，而另一条沟槽终端悬空设置，且所述沟槽终端间的间距与沟槽和沟槽台面间的间距相等。

23、可选的，在s1中设置有截止环区域，所述沟槽环设置于所述截止环区域内，所述沟槽环通过其上设置的截止环金属层引出，且所述沟槽环通过接触孔与漏极金属层连接。

24、（三）有益效果

25、本发明提供了一种屏蔽栅型mosfet终端结构及制作方法。具备以下有益效果：

26、1.该mosfet终端结构通过在器件终端区域和有源区域，将器件有源区域的沟槽按照一定距离环绕隔开，该距离与器件有源区域沟槽与沟槽台面间距相等，通过此种设置来消除器件终端和有源区过渡区域的三维效应，使得该区域达到完全的电荷平衡，提升了该区域的击穿电压；

27、2.该mosfet终端结构通过针对器件外围耐压部分的设计采用两条沟槽终端，两条沟槽终端的距离与器件有源区沟槽与沟槽台面间距相等, 内部设置更厚的屏蔽氧化层以及并填充源极多晶硅，其中靠近有源区的一条沟槽终端与器件源极相连，而另一条沟槽终端悬空设计，此种设计能够进一步提升器件终端的击穿电压，从而最终使得器件最优值fom降低并且拥有更高的性价比。

28、3.该mosfet终端结构通过外围截止环区域设计三条沟槽环并通过截止环金属层引出，三条沟槽环的距离与器件有源区沟槽与沟槽台面间距相等, 再通过接触孔与器件漏极连接，以此来减少可移动离子以及带电粒子进入器件内部，从而使得器件拥有很高的稳定性。

29、4、本发明制作方法能够很好的与现有屏蔽栅型mosfet器件制造工艺兼容。

技术特征：

1.一种屏蔽栅型mosfet终端结构，包括漏极金属层、衬底和外延层，所述漏极金属层设置于衬底一侧，所述外延层设置于衬底远离漏极金属层的一侧，所述外延层外端中心线一侧由内向外依次设置有终端区域和有源区域，所述外延层外端中心线另一侧设置有截止环区域；其特征在于，

2.根据权利要求1所述的一种屏蔽栅型mosfet终端结构，其特征在于：所述沟槽间的间距与沟槽和沟槽台面间的间距相等，所述沟槽终端间的间距与沟槽和沟槽台面间的间距相等，所述沟槽环间的间距与沟槽和沟槽台面间的间距相等。

3.根据权利要求1或2所述的一种屏蔽栅型mosfet终端结构，其特征在于：所述mosfet终端结构包括屏蔽氧化层、源极多晶硅层、栅氧化层、栅极多晶硅层，所述屏蔽氧化层位于沟槽、沟槽终端以及沟槽环底部，所述源极多晶硅层内嵌于屏蔽氧化层中，所述栅氧化层内嵌于源极多晶硅层中，所述栅极多晶硅层内嵌于栅氧化层中。

4.一种屏蔽栅型mosfet终端结构制作方法，其特征在于，包括以下具体步骤：

5.根据权利要求4所述的一种屏蔽栅型mosfet终端结构制作方法，其特征在于：在s1中所述衬底和外延层均是n型掺杂；在s3中所述源极多晶硅层掺杂为n型重掺；在s6中所述隔离氧化层为n型重掺杂多晶硅。

6.根据权利要求4所述的一种屏蔽栅型mosfet终端结构制作方法，其特征在于：在s1中设置有源区域，所述沟槽等间距环绕设置于有源区域内，所述沟槽间的间距与沟槽和沟槽的台面间的间距相等。

7.根据权利要求4所述的一种屏蔽栅型mosfet终端结构制作方法，其特征在于：在s1中设置有终端区域，所述沟槽终端位于终端区域内，所述沟槽终端为两条，靠近有源区域的一条沟槽终端与器件源极相连，而另一条沟槽终端悬空设置，且所述沟槽终端间的间距与沟槽和沟槽的台面间的间距相等。

8.根据权利要求4所述的一种屏蔽栅型mosfet终端结构制作方法，其特征在于：在s1中设置有截止环区域，所述沟槽环设置于所述截止环区域内，所述沟槽环通过截止环金属层引出，且所述沟槽环通过接触孔与漏极金属层连接。

技术总结
本发明提供一种屏蔽栅型MOSFET终端结构及制作方法，涉及半导体芯片制造工艺技术领域。该屏蔽栅型MOSFET终端结构，包括漏极金属层、衬底和外延层，所述漏极金属层设置于衬底一侧，所述外延层设置于衬底远离漏极金属层一侧，所述外延层外端中心线一侧由内向外依次设置有终端区域和有源区域，且其另一侧设置有截止环区域；所述有源区域内等间距环绕设置有沟槽，所述沟槽通过其上设置的源极金属层引出；所述终端区域设置有两条沟槽终端。通过提升器件终端的击穿电压，从而使得器件最优值FOM降低并且拥有更高的性价比，同时，减少可移动离子以及带电粒子进入器件内部，从而使得器件拥有很高的稳定性。

技术研发人员：苏毅,常虹,袁力鹏,朱黎,范玮
受保护的技术使用者：华羿微电子股份有限公司
技术研发日：
技术公布日：2024/1/16