一种cmos型低压差电压调整器集成电路的制造方法

专利名称:一种cmos型低压差电压调整器集成电路的制造方法
技术领域：
本发明涉及一种集成电路的制造方法，特别是关于一种CMOS型低压差电压调整器的制造方法。
背景技术：
电源是各种电子设备的核心，其中低压差电压调整器是电源的重要组成部分。低压差电压调整电路一般包含模拟电路和数字电路两部分，例如通常都包含微功耗带隙基准源、休眠功能、SET比较器、控制及偏置产生电路、取样电阻传输门开关、输入输出电压监控、误差放大器、输出级等模块。
目前，通用的低压差电压调整器采用的是CMOS工艺或双极工艺。采用双极工艺制作的低压差电压调整器，通过调整外延厚度，可使其电压范围较宽，但是功耗较大，不能达到系统(比如电池供电系统)节电的要求，因此现已较少采用。通常的CMOS工艺低压差电压调整器由于受器件性能的影响，可调整的输入电压范围不够宽，一般不超过15V。为了保障输出压差，在常规的CMOS工艺中加入寄生双极晶体管作为电压调制器的调整管，虽然击穿电压比较高，但是控制电路部分CMOS器件的耐压不高，限制了可调整的最大输入电压范围，一般不超过18V，且常规MOS晶体管漏电流随漏源电压增加而明显增加，而基准电路对工件电流要求苛刻，因此常规MOS晶体管不利于基准电路稳定。

发明内容本发明的目的是提供一种CMOS型低压差电压调整器集成电路制造方法，以提高低压差电压调整器的输入电压可调整范围，并保持了其低功耗和低输出压差的特点。
为实现上述目的，本发明方法是在常规CMOS工艺的基础上，集成MOS晶体管、N型沟道JFET晶体管以及NPN管和PNP管等4部分。其中，MOS晶体管采用了LDD(轻掺杂漏区)结构，提供电路工作电压范围；N型沟道JFET晶体管用于形成基准电路的启动支路或者放大器的差分输入对管；PNP型晶体管作为输出调整管，通过增加P型埋层来降低集电极串联电阻，以保证低压差电路极低的输出电压差；集成内部放大器、基准电路和输出电路所需的NPN和PNP型晶体管。
其CMOS型低压差电压调整器集成电路的制造方法，包括以下步骤1.在高掺杂的N+型硅片上制作埋层；2.在所述埋层上生长N-型外延层；
3.在所述N-型外延层上采用CMOS工艺，制作包含提供工作电压范围的LDD结构MOS晶体管、作为基准电路启动或者放大器的差分输入对管的N型沟道JFET晶体管、作为内部放大器、基准电路和输出电路所需的NPN和PNP型晶体管的低压差集成电路。
所述在高掺杂的N+型硅片上制作埋层步骤包括(1)在所述高掺杂的N+型硅片上进行清洗、第一次零标氧化、零标光刻、腐蚀、去胶、清洗；(2)进行二次零标氧化、漂光二氧化硅、氧化；(3)埋层光刻、腐蚀、去胶、清洗；(4)注入前薄氧化、埋层杂质注入、清洗、退火，形成埋层。
在所述埋层上生长N-型外延层步骤包括漂SiO2层、清洗、生长N-型外延层。
在所述外延层上采用CMOS工艺制作包含提供工作电压范围的LDD结构MOS晶体管、作为基准电路启动的N型沟道JFET晶体管、作为内部放大器、基准电路和输出电路所需的NPN和PNP型晶体管的低压差集成电路步骤包括(1)在所述生长了N-型外延层的硅片上形成P阱；(2)形成MOS晶体管的LDD区、PNP型晶体管的N型基区、N型沟道JFET晶体管的N沟道区、PNP型晶体管的P型穿透区；(3)形成P型和N型环隔离区、所有晶体管的有源区；(4)形成MOS晶体管的多晶栅电极；(5)形成MOS晶体管的P型源、漏区和N型源、漏区、PNP型晶体管发射区、NPN型晶体管发射区以及N型沟道JFET晶体管的顶栅区；(6)制作金属薄膜电阻；(7)制作接触孔、金属引线、钝化层。
有益效果由于本发明方法是在制作电压调整器集成电路时，在常规CMOS工艺的基础上，采用了以下方法1)LDD结构的MOS晶体管提供电路工作电压范围；2)N型沟道JFET晶体管作为基准启动电路用器件；3)PNP型晶体管作为输出调整管，通过增加P型埋层来降低集电极串联电阻，以保证低压差电路极低的输出电压差；4)作为内部放大器、基准电路和输出电路的NPN和PNP晶体管。因此，将可调整的输入电压范围提高到30V，并保持了低压差电压调整器低功耗——静态工作电流达到了20μA的水平、低压差——5V输出电压、300mA输出电流下输出压差在300mV左右、高精度——输入电压6V到25V下，线性调整率在几mV以内的特点，且LDD的MOS晶体管漏电流基本不随地漏源电压变化而变化，大大提高基准电路稳定性。

图1是经过第一次零标氧化；光刻、腐蚀；二次零标氧化后的硅片剖面示意图；图2是图1的硅片形成埋层后的剖面示意图；图3是在图2的硅片上外延并形成带场氧层的P阱后的剖面示意图；图4是图3的硅片上生长预氧层后的剖面示意图；图5是在图4的硅片上形成LDD结构、PNP型晶体管N型基区、N型沟道JFET晶体管沟道区、P型穿透区后的剖面示意图；图6是在图5的硅片上形成P型环隔离区和N型环隔离区以及有源区后的剖面示意图；图7是在图6上的硅片上形成MOS晶体管的多晶栅电极后的剖面示意图；图8是在图7的硅片上形成P型源漏区、N型源漏区、PNP型晶体管发射区、NPN型晶体管发射区、N型沟道JFET晶体管的顶栅区以及铬硅电阻后的剖面示意图；图9是在图8的硅片上形成引线和钝化层后的剖面示意图。
具体实施方式
下面结合具体实施例及附图，对本发明作进一步详细说明。
原始材料双面抛光的N+型硅片1，<100>晶向，电阻率0.008～0.02Ω·cm，硅片厚度400微米。
1.在高掺杂N+型硅片1上制作埋层5(1)用1#液NH4OH∶H2O2∶H2O＝1∶2∶7+2#液HCl∶H2O2∶H2O＝1∶2∶7各清洗10分钟(此清洗过程以下简称RCA清洗)，第一次零标氧化，温度1050℃，氧化层2厚度400±50nm，零标光刻，腐蚀，去胶，RCA清洗，如图1所示；(2)第二次零标氧化，温度1050℃，氧化层3厚度600±50nm，腐蚀硅片上所有的氧化层。场氧化温度1050℃，氧化层4厚度600±50nm)；(3)埋层光刻，腐蚀，去胶，RCA清洗；(4)注入前，薄氧化氧化层厚度为10～15nm，BF2注入剂量2E15/cm2，能量70keV，RCA清洗，退火温度1050℃下氮气气氛1小时，氢氧合成氧化55分钟，再升高到1200℃下处理5小时，再降温到温度850℃下，处理1小时，形成3～5μm的P+埋层5，如图2所示。
2.生长N-型外延层漂去硅片表面所有二氧化硅，RCA清洗，外延温度1200℃下，厚度12±2μm、电阻率0.8～1.2Ω·cm，形成N-型外延层6，如图3所示。
3.形成P阱(1)RCA清洗，场氧化温度1050℃，氧化层7厚度600±50nm，光刻P阱区，腐蚀P阱区，去胶，RCA清洗；(2)薄氧厚度10～15nm，P阱区硼注入剂量6E12～1.5E13/cm2，能量60keV，RCA清洗，退火1200℃下氮气气氛420分钟，形成P阱区8，如图3所示。
4.形成MOS管的LDD区、PNP型晶体管的N型基区、N型沟道JFET晶体管的N沟区、PNP管的P型穿透区(1)漂去场氧化层7，RCA清洗；(2)预氧化850℃、预氧化层9厚度40～50nm，如图4所示；(3)LDD区光刻，LDD区(硼、磷)杂质注入剂量4～7E12/cm2，能量60keV，去胶；(4)磷杂质注入剂量1～3E13/cm2，能量60keV，形成PNP管的N型基区，去胶；(5)N型沟道JFET晶体管的N沟区光刻，磷杂质注入剂量6E12～2E13/cm2、能量60keV；(6)所有P型区的P穿透区注入剂量4E14～6E14/cm2，能量60keV，去胶；(7)RCA清洗，退火，1150℃下退火80分钟，漂掉预氧层9，形成LDD区10(包括PLDD和NLDD)、N型基区11、N型沟道JFET晶体管的N沟道区12、P穿透区13，如图5所示。
5.形成P型和N型环隔离区、所有晶体管源区(1)RCA清洗，预氧化850℃，预氧化层14层厚度40～50nm，如图6所示；(2)P型环隔离区光刻，硼注入，剂量2～5E15/cm2、能量80keV，去胶；(2)N型环隔离区光刻，磷注入，剂量2～5E15/cm2，能量100keV，去胶；(3)RCA清洗，低温淀积氧化层，700℃、氧化层15厚度400～500nm；900℃下，增密60分钟，形成P型环隔离区16和N型环隔离区17；(4)光刻、腐蚀，形成有源区18，去胶。
6.形成MOS晶体管的多晶栅电极(1)RCA清洗，栅氧化850℃，栅氧19厚度45～55nm；低温淀积多晶硅层厚度400～500nm；(2)磷掺杂，方块电阻10-30Ω·cm；多晶栅电极光刻，腐蚀，去胶形成多晶栅电极20。如图7所示；7.形成MOS晶体管的P型源漏和N型源漏区、PNP管发射区、NPN管发射区以及N型沟道JFET晶体管的顶栅区(1)P型源漏光刻，硼注入，剂量2～5E15/cm2，能量80keV，去胶；(2)N型源漏光刻，磷注入，剂量2～5E15/cm2，能量100keV，去胶；(3)RCA清洗，低温淀积二氧化硅，700℃下，厚度400～500nm，960℃下增密60分钟；(4)光刻、腐蚀孔；形成P型源漏21，N型源漏区22，PNP晶体管发射区23，NPN晶体管发射区24，N型沟道JFET晶体管的顶栅区25，如图8所示。
8.制作金属薄膜电阻(1)溅射Pt，Pt退火，300℃，10分钟，王水煮；
(2)溅射铬硅、钛钨，光刻，腐蚀铬硅、钛钨，去胶；(3)清洗，退火，460℃下退火30分钟，形成铬硅电阻26，如图8所示。
铬硅电阻形成的相应步骤不是必需的，如果所制作的电路不采用铬硅电阻，也可以省去相应工序。
9.制作接触孔金属引线、钝化层(1)溅射铝铜，厚度1.2±0.2μm，光刻引线，腐蚀铝铜，去胶；(2)发烟硝酸清洗，合金化，440℃下氮气氛中处理30分钟，形成引线27，如图9所示；(3)PECVD法淀积二氧化硅600nm、氮化硅500nm，光刻压焊点，干法刻蚀氮化硅、二氧化硅，去胶，有机液中清洗，再合金化，在440℃下氮气氛中处理30分钟，形成压焊点28，如图9所示。
权利要求
1.一种CMOS型低压差电压调整器集成电路的制造方法，其包括以下步骤(1)在高掺杂的N+型硅片上制作埋层；(2)在所述埋层上生长N-型外延层；(3)在所述N-型外延层上采用CMOS工艺，制作包含提供工作电压范围的LDD结构MOS晶体管、作为基准电路启动的N型沟道JFET晶体管、作为内部放大器、基准电路和输出电路所需的NPN和PNP型晶体管的低压差集成电路。
2.如权利要求
1所述的一种CMOS型低压差电压调整器集成电路的制造方法，其特征在于所述在高掺杂的N+型硅片上制作埋层步骤包括(1)在所述高掺杂的N+型硅片上进行清洗、第一次零标氧化、零标光刻、腐蚀、去胶、清洗；(2)进行二次零标氧化、漂光二氧化硅、氧化；(3)埋层光刻、腐蚀、去胶、清洗；(4)注入前薄氧化、埋层杂质注入、清洗、退火，形成埋层。
3.如权利要求
1所述的一种CMOS型低压差电压调整器集成电路的制造方法，其特征在于在所述埋层上生长N-型外延层步骤包括漂SiO2层、清洗、生长N-型外延层。
4.如权利要求
1所述的一种CMOS型低压差电压调整器集成电路的制造方法，其特征在于在所述N-型外延层上采用CMOS工艺制作包含提供工作电压范围的LDD结构MOS晶体管、作为基准电路启动的N型沟道JFET晶体管、作为内部放大器、基准电路和输出电路所需的NPN和PNP型晶体管的低压差集成电路步骤包括(1)在所述生长了N-型外延层的硅片上形成P阱；(2)形成MOS晶体管的LDD区、PNP型晶体管的N型基区、N型沟道JFET管的N沟道区、PNP管的P型穿透区；(3)形成P型和N型环隔离区、所有晶体管的有源区；(4)形成MOS晶体管的多晶栅电极；(5)形成MOS晶体管的P型源、漏区和N型源、漏区、PNP型晶体管发射区、NPN型晶体管发射区以及N型沟道JFET晶体管的顶栅区；(6)制作金属薄膜电阻；(7)制作接触孔金属引线、钝化层。
专利摘要
一种CMOS型低压差电压调整器的制造方法，它提高了低压差电压调整器的输入电压可调整范围，并保持了其低功耗和低输出压差的特点。技术方案的要点是在常规CMOS工艺的基础上，集成MOS晶体管、N型沟道JFET晶体管以及NPN型晶体管和PNP型晶体管等4部分。其中，MOS晶体管采用了LDD(轻掺杂漏区)结构，提供电路工作电压范围；N型沟道JFET晶体管作为基准电路启动所用；PNP型晶体管作为输出调整管，通过增加P型埋层来降低集电极串联电阻，以保证低压差电路极低的输出电压差；集成内部放大器、基准电路和输出电路所需的NPN型晶体管和PNP型晶体管。
文档编号H01L21/822GK1996571SQ200610095249
公开日2007年7月11日 申请日期2006年12月4日
发明者刘勇, 刘玉奎, 何开全, 谭开洲, 高峰 申请人:中国电子科技集团公司第二十四研究所