具有凹形沟道的半导体器件的形成方法

专利名称:具有凹形沟道的半导体器件的形成方法
技术领域：
本发明涉及一种用于制造半导体器件的方法，且更具体而言，涉及一种具有凹形沟道的半导体器件的形成方法。
背景技术：
随着集成电路半导体器件中的集成度提高和设计规则迅速减少，确保晶体管的稳定工作的困难度增加。例如，晶体管栅极宽度和沟道长度迅速减小。这些导致了短沟道效应，并且可能产生在晶体管的源极和漏极之间的穿通(punch through)。穿通是器件故障通常的原因之一。为了克服短沟道效应，已经开发了确保足够的沟道长度而不增加设计规则的各种方法。具体而言，已经提出了一种制造具有球状物形(bulb type)凹形沟道的半导体器件的方法，其使用两阶段蚀刻工艺来增加与栅极的线宽相比的沟道的长度。
图1和2是示出制造具有凹形沟道的半导体器件的常规方法的剖面图。
参考图1，首先在半导体衬底100中形成用于凹形沟道的球状物形沟槽104，在半导体衬底100中有源区由隔离结构102界定。为了提供具有适当的阈值电压的单元晶体管，在整个半导体衬底100表面上进行沟道离子注入。由此形成了围绕用于凹形沟道的球状物形沟槽104的杂质区域106。
参考图2，然后在用于凹形沟道的球状物形沟槽104上形成栅极叠层118，且通过将杂质注入到半导体衬底100中来形成源极/漏极区120。栅极叠层118由栅极绝缘膜图案110、导电膜图案112、金属膜图案114和硬掩模膜图案116构成。
区域A显示了杂质区106和源极/漏极区120重叠的区域。重叠的区域导致了杂质浓度的局部增加，这导致了电场的增加。由此，改变了阈值电压且降低了半导体器件的刷新特性。

发明内容本发明的一个实施例涉及一种具有凹形沟道的半导体器件的形成方法，其减小了在源极/漏极区和杂质区相重叠的区域中的电场强度，由此改善了半导体器件的刷新特性。
另一实施例提供了一种具有凹形沟道的半导体器件的形成方法，其防止了蚀刻期间对于沟槽的上部分的损伤。
根据一个实施例，具有凹形沟道的半导体器件的形成方法包括在半导体衬底上形成暴露用于形成沟槽的第一区的硬掩模膜图案；使用硬掩模膜图案作为掩模通过第一蚀刻工艺来形成第一沟槽且去除硬掩模图案；在包括第一沟槽的半导体衬底上形成阻挡膜；在阻挡膜上形成用于暴露第一沟槽的离子注入掩模膜；使用离子注入掩模膜和阻挡膜，在半导体衬底中第一沟槽下形成离子注入区。所述方法还包括，使用离子注入掩模膜和阻挡膜作为掩模，通过第二蚀刻工艺形成球状物形第二沟槽，使得形成了用于凹形沟道的球状物形沟槽，且去除了离子注入掩模膜和阻挡膜。
本方法还可以包括在形成硬掩模膜图案之前形成了缓冲膜图案。硬掩模膜图案由多晶硅膜制成，缓冲膜图案可以由氧化膜制成，离子注入掩模膜可以包括光致抗蚀剂膜，且阻挡膜可以包括高热氧化膜。
离子注入区通过局部沟道注入工艺形成，该工艺用于将杂质注入到用于凹形沟道的球状物形沟槽下的半导体衬底的部分中。
另外，优选地，离子注入区通过局部沟道注入工艺形成，该工艺用于以5-7°的倾斜角和0°和180°的角度的旋转方向将杂质注入到半导体衬底中。
优选地，离子注入区形成于距第一沟槽的底部的400-1000的深度的位置。在本实施例中，离子注入区的上区被设置为在第一沟槽的最低端下400-1000，而且离子注入区的下区延伸得更低。
球状物形第二沟槽可以形成以具有距第一沟槽的底部的400-1000的深度。
第二蚀刻工艺可以使用各向同性蚀刻方法。
根据本发明得另一方面，一种用于形成半导体器件中的凹形沟道的沟槽的方法包括形成用于暴露第一区的硬掩模膜图案，用于形成半导体衬底上的沟槽；使用硬掩模膜图案作为掩模通过第一蚀刻工艺来形成第一沟槽；使用硬掩模膜图案在半导体衬底中在第一沟槽下形成离子注入区，且去除硬掩模膜图案；在半导体衬底的整个表面上形成阻挡膜；使用阻挡膜作为掩模通过第二蚀刻工艺形成球状物形第二沟槽，从而形成了用于凹形沟道的球状物形沟槽；且去除阻挡膜。
所述方法还可以包括在形成硬掩模膜图案之前形成缓冲膜。硬掩模膜图案可以由非晶碳膜制成，且具有2000-3000的厚度。
缓冲膜图案可以由氧化膜制成。
优选地，第一沟槽具有400-1000的深度。
离子注入区通过局部沟道注入工艺形成，该工艺用于将杂质垂直地注入半导体衬底的用于凹形沟道的在球状物形沟槽下的部分中。
另外，优选地，离子注入区形成于距第一沟槽的底部的400-1000的深度的位置。
局部沟道注入工艺可以通过以20-30keV的能量和2.0-5.0E13离子/cm2的剂量将杂质注入到半导体衬底中来进行。
缓冲膜可以具有30-100的厚度。
球状物形第二沟槽可以形成以具有距第一沟槽的底部400-1000的深度。
第二蚀刻工艺可以使用各向同性蚀刻方法。
图1和2是示出制造具有凹形沟道的半导体器件的常规方法的剖面图；图3到9是示出根据本发明的实施例的用于形成半导体器件中凹形沟道的沟槽的方法；以及图10到16是示出根据本发明的另一实施例的用于形成半导体器件中凹形沟道的沟槽的方法。
具体实施方式现将参考附图详细描述本发明的实施例。本发明不限于这里阐述的实施例，且在不背离本发明的范围的情况下，各种改进、添加和替换是可能的。为了更容易地示出各种层和区，附图中的元件可能没有按照比例绘制。说明书通篇具有相同或相似功能的元件由相同的附图标号来表示，即使它们出现在不同的图中。
参考图3，在半导体衬底200上形成了用于暴露半导体衬底200的器件隔离区的缓冲膜202以及衬垫氮化膜(未显示)。进行半导体衬底200的暴露区域的蚀刻工艺，由此在半导体衬底200中形成具有指定深度的沟槽(未显示)。其后，在半导体衬底200的整个表面上形成绝缘膜，从而沟槽用绝缘材料填充，然后在半导体衬底200上进行平面化工艺。从半导体衬底200去除衬垫氮化膜图案，由此形成具有沟槽的隔离结构204，该沟槽用于界定半导体衬底200的隔离区。隔离结构204在其他应用中还被称为浅沟槽隔离(STI)。缓冲膜202可以包括氧化膜。
参考图4，在半导体衬底200上形成了硬掩模膜206。在硬掩模膜206上沉积了光致抗蚀剂膜，然后将其构图，由此形成暴露硬掩模膜206的指定区域的光致抗蚀剂膜图案208。这里，硬掩模膜206是具有800-1200的多晶硅膜。
参考图5，使用光致抗蚀剂图案208作为掩模蚀刻硬掩模膜206和缓冲膜202，由此形成暴露半导体衬底200的第一区的硬掩模膜图案210和缓冲膜图案212。这里，第一区(在图中未显示)指的是其中将形成用于凹形沟道的球状物形沟槽的区域。使用硬掩模膜图案210作为掩模进行第一蚀刻工艺，由此在半导体衬底200中形成第一沟槽214。设置于硬掩模膜图案210下的缓冲膜图案212可以被认为是掩模的一部分。在第一蚀刻工艺之后，从半导体衬底200去除硬掩模膜图案210。这里，第一沟槽214对应于用于凹形沟道的球状物形沟槽的颈部且具有400-1000的深度。
参考图6，在包括第一沟槽214的半导体衬底200的整个表面上形成阻挡膜216。阻挡膜216用于防止半导体衬底200在随后形成用于凹形沟道的球状物形沟槽的第二蚀刻工艺期间被过度蚀刻。在本实施例中，阻挡膜216包括高温氧化膜(HTO)且具有30-100的厚度。
参考图7，在缓冲膜216上沉积了光致抗蚀剂膜且将其构图，由此形成暴露第一沟槽214的光致抗蚀剂材料的离子注入掩模膜218。离子注入掩模膜218可以在其他实施例中为不同的材料。
使用离子注入掩模膜218和阻挡膜216作为掩模，进行局部沟道离子注入(LCI)工艺来将杂质注入到半导体衬底200中在第一沟槽214下，由此形成离子注入区220。在LCI工艺中，杂质以5°-7°的倾斜角被注入到半导体衬底中且以0°和180°的角度旋转，从而将杂质注入到半导体衬底200中在第一沟槽214下。优选地，离子注入区220形成于距第一沟槽214的底部的400-1000的深度的位置。离子注入区220形成于距第一沟槽214的底部的400-1000的深度的位置，从而随后将形成的沟道区的宽度和深度不会彼此相同。
参考图8，使用离子注入掩模膜218和阻挡膜216作为掩模，进行第二蚀刻工艺，由此在第一沟槽214的下部之下形成球状物形第二沟槽222。由此形成用于凹形沟道的球状物形沟槽224，每个均包括第一沟槽214和第二沟槽222。第一沟槽214和第二沟槽222可以被称为成球状物形沟槽的“颈”和“头”。
其后，进行清洗工艺，从半导体衬底200去除保留在球状物形沟槽224上的离子注入掩模膜218和缓冲膜216。然后，在半导体衬底200上形成了具有40-60的厚度的屏蔽(screen)氧化膜(未显示)。使用该屏蔽氧化膜作为离子注入掩模进行了常规的阱离子注入和沟道离子注入，然后从半导体衬底200去除屏蔽氧化膜。
这里，第二沟槽222具有距第一沟槽214的底部的400-1000的深度。优选地，第二蚀刻工艺使用了各向同性蚀刻方法，其中所有的方向以相同的速度被蚀刻以在蚀刻之后形成曲面。当进行各向同性蚀刻时，缓冲膜216防止了球状物沟槽224的侧表面的过度蚀刻。
在常规的方法中，仅使用缓冲膜216作为蚀刻掩模进行第二蚀刻工艺，因此由于蚀刻选择性在球状物沟槽224的上边缘215出产生了对于硅(Si)的损伤。在本发明的该实施例中，使用缓冲膜216和光致抗蚀剂材料的离子注入掩模膜218作为蚀刻掩模，进行了第二蚀刻工艺，由此防止在球状物沟槽224的上边缘(或上角)215出产生了对于硅(Si)的损伤。
在本发明的该实施例中，在形成第一沟槽214之后，通过沟道离子注入工艺(即LCI工艺)在第一沟槽214的低端之下形成了离子注入区220。其后，第二沟槽222形成以界定用于凹形沟道的球状物沟槽224，其包括第一沟槽214和第二沟槽222。因此，离子注入区220位于球状物沟槽224的低端或下面。相应地，离子注入区大部分形成于将形成沟道的区域，由此减小了离子注入区220和之后形成的源极/漏极区之间的重叠的可能性，其有助于在重叠区域减小电场强度并改善刷新特性。
参考图9，在球状物沟槽224上形成栅极叠层234，且通过将杂质注入到半导体衬底200中形成了源极/漏极区236。这里，每个栅极叠层234均包括具有30-50的厚度的栅极绝缘膜图案226、由掺杂的多晶硅膜制成的具有400-700的厚度的导电膜图案228、由硅化钨膜制成的具有1000-1500的厚度的金属膜图案228、和具有2000-2500的厚度的硬掩模膜图案232。
根据本发明的该实施例，形成第一沟槽214，从而离子注入区220位于球状物沟槽224的低端或下面，且使用由光致抗蚀剂膜制成的离子注入掩模膜218和阻挡膜216作为掩模膜进行LCI工艺。源极/漏极区236和离子注入区220之间的重叠区域在本实施例中被减小，由此防止在重叠的区域处的电场的增加且改善了刷新特性。另外，通过使用由光致抗蚀剂膜制成的离子注入掩模膜218(用于离子注入工艺中)和阻挡膜216作为蚀刻掩模而减小了对于球状物形沟槽的上角的损伤。
图10示出了根据本发明的另一实施例在半导体衬底300上形成缓冲膜304和硬掩模膜306。衬底300的有源区通过隔离结构302来界定。这里，隔离结构302的形成与之前的实施例的隔离结构204的形成相似，由此将省略其详细描述。缓冲膜304通过常规的热工艺由氧化膜制成，且硬掩模膜306由非晶碳膜制成且具有2000-3000的厚度。因为非晶碳膜具有高于硅(Si)的蚀刻选择性，所以硬掩模膜306在随后用于形成第一沟槽的蚀刻工艺期间几乎不被去除。由此，在随后的离子注入工艺中，比如LCI工艺期间，硬掩模膜306被用作离子注入掩模膜。
参考图11，在硬掩模膜306上沉积光致抗蚀剂膜且将其构图，由此形成暴露了硬掩模膜306的指定区域的光致抗蚀剂图案308。然后，使用暴露缓冲膜304的光致抗蚀剂图案308，形成了硬掩模膜图案310。接下来，从半导体衬底300去除了光致抗蚀剂图案308。
参考图12，使用硬掩模膜图案310作为掩模，形成了缓冲膜图案312，暴露半导体衬底300的第一区(未显示)。这里，第一区被指将形成用于凹形沟道的球状物形沟槽的区域。使用硬掩模膜图案310和缓冲膜图案312进行第一蚀刻工艺，由此在半导体衬底300中形成了第一沟槽314。这里，第一沟槽314对应于用于凹形沟道的球状物形沟槽的颈部，且通过干法蚀刻形成以具有400-1000的深度。在由非晶碳膜制成的硬掩模膜图案310被用作蚀刻掩模的情形，在第一蚀刻工艺期间，硬掩模膜图案310几乎不被去除，由此在随后的离子注入工艺中，比如LCI工艺期间，被用作离子注入掩模膜。
参考图13，使用硬掩模膜图案310和缓冲膜图案312作为离子注入掩模，在第一沟槽314下进行用于将杂质注入到半导体衬底300中的LCI工艺，由此形成离子注入区316。在LCI工艺中，以20-30keV的能量和2.0-5.0E13离子/cm2的剂量将杂质注入到半导体衬底300中。优选地，LCI工艺如此进行，使得离子注入区316位于比第二沟槽更深的深度，第二沟槽将在后面形成。然后，从半导体衬底300去除硬掩模膜图案310。
参考图14，在包括缓冲膜图案312的半导体衬底300的整个表面上形成具有30-100的厚度的缓冲膜318。缓冲膜318由氧化膜制成，用于防止在随后的第二蚀刻工艺期间球状物形第二沟槽的侧表面被过度蚀刻，由此防止半导体衬底300被损伤。
参考图15，使用缓冲膜图案312和缓冲膜318作为掩模来进行第二蚀刻工艺，由此在第一沟槽314的低端形成了球状物形第二沟槽320。由此，形成用于凹形沟道的球状物形沟槽322(由第一沟槽314和第二沟槽320构成)。优选地，第二蚀刻工艺使用各向同性蚀刻方法，其中所有的方向以相同的速度蚀刻以在蚀刻之后形成曲面。第二沟槽320具有距第一沟槽314的底部的400-1000的深度。当进行各向异性蚀刻时，阻挡膜318防止了球状物形第二沟槽320的侧表面的过度蚀刻。其后，进行清洗工艺，从半导体衬底300去除保留在用于凹形沟道的球状物形沟槽上的阻挡膜318。
在本发明的该实施例中，在形成第一沟槽314之后，通过沟道离子注入工艺(即，LCI工艺)在第一沟槽314下形成了离子注入区316。其后，形成了第二沟槽320。由此，形成了包括第一沟槽314和第二沟槽320的用于凹形沟道的球状物形沟槽322。因此，离子注入区316位于用于凹形沟道的球状物形沟槽322的低端。由此，仅在用于形成沟道的区域选择性地进行了离子注入，由此减小了离子注入区316和源极/漏极区(随后形成)之间的重叠区域，减小了重叠区的电场强度且改善了刷新性能。
参考图16，在用于凹形沟道的球状物形沟槽322上形成了栅极叠层332，且通过将杂质注入到半导体衬底300中，在半导体衬底300中形成了源极/漏极区334。这里，每个栅极叠层332均包括栅极绝缘膜图案324、导电膜图案326、金属膜图案328和硬掩模膜图案330。
根据本发明的该实施例，LCI工艺如此进行从而离子注入区316仅形成于球状物形沟槽322的低端，由此最小化了离子注入区316和源极/漏极区334之间的重叠区域，因此减小了在重叠区域的电场强度且改善了刷新性能。
另外，在非晶碳膜被用作形成沟槽的蚀刻掩模的情形，在蚀刻期间非晶碳膜几乎不被去除，由此在LCI工艺期间被用作离子注入掩模膜。
另外，具有包括阻挡膜318和光致抗蚀剂图案308的双层结构的硬掩模膜306被用作离子注入掩模膜，防止在用于形成凹形沟道的球状物形沟槽的蚀刻工艺期间对于半导体衬底300的损伤。
从上述描述显见，本发明提供了一种用于形成半导体器件中的凹形沟道的沟槽的方法，其中仅在半导体衬底在用于沟道的沟槽的下端之下的部分中进行了LCI工艺，由此改善了刷新性能。
另外，具有阻挡膜和光致抗蚀剂膜图案的双层结构的硬掩模膜被用作离子注入掩模膜，防止了在用于形成凹形沟道的球状物形沟槽的蚀刻工艺期间对于半导体衬底的损伤。
虽然已经为了说明性的目的披露了本发明的实施例，但是本领域的普通技术人员将认识到各种改进、添加和替换是可能的，而不背离在权利要求
中所公开的本发明的范围和精神。
权利要求
1.一种具有凹形沟道的半导体器件的形成方法，包括在半导体衬底上形成暴露用于形成沟槽的第一区的硬掩模膜图案；使用所述硬掩模膜图案作为掩模通过第一蚀刻工艺来形成第一沟槽且去除所述硬掩模图案；在包括所述第一沟槽的半导体衬底上形成阻挡膜；在所述阻挡膜上方形成离子注入掩模膜；使用所述离子注入掩模膜和所述阻挡膜，在所述半导体衬底中分第一沟槽下形成离子注入区；使用所述离子注入掩模膜和所述阻挡膜作为掩模，通过进行第二蚀刻工艺形成了所述第一沟槽下的第二沟槽，使得形成了用于凹形沟道的球状物形沟槽，且每个球状物包括所述第一沟槽和所述第二沟槽；以及去除所述离子注入掩模膜和所述阻挡膜。
2.根据权利要求
1所述的方法，还包括在形成所述硬掩模膜图案之前形成缓冲膜图案。
3.根据权利要求
1所述的方法，其中所述硬掩模膜图案包括多晶硅膜图案。
4.根据权利要求
1所述的方法，其中所述硬掩模膜图案具有800-1200的厚度。
5.根据权利要求
2所述的方法，其中所述缓冲膜图案包括氧化膜。
6.根据权利要求
1所述的方法，其中所述离子注入掩模膜包括光致抗蚀剂膜。
7.根据权利要求
1所述的方法，其中所述第一沟槽具有400-1000的厚度。
8.根据权利要求
1所述的方法，其中所述阻挡膜包括高热氧化膜。
9.根据权利要求
1所述的方法，其中所述阻挡膜具有30-100的厚度。
10.根据权利要求
1所述的方法，其中所述离子注入区通过局部沟道注入工艺形成，所述局部沟道注入工艺用于将杂质注入到用于凹形沟道的球状物形沟槽下的所述半导体衬底的部分中。
11.根据权利要求
1所述的方法，其中所述离子注入区通过局部沟道注入工艺形成，所述局部沟道注入工艺用于以5-7°的倾斜角和0°和180°的角度的旋转方向将杂质注入到所述半导体衬底中。
12.根据权利要求
1所述的方法，其中所述离子注入区形成于距所述第一沟槽的低端的400-1000的深度的位置。
13.根据权利要求
1所述的方法，其中所述第二沟槽形成以具有距所述第一沟槽的低端400-1000的深度。
14.根据权利要求
1所述的方法，其中所述第二蚀刻工艺使用各向同性蚀刻方法。
15.一种形成半导体器件的方法，包括使用设置在半导体衬底上方的硬掩模膜图案，进行第一蚀刻工艺来形成沟槽的上部；使用所述硬掩模膜图案，在所述半导体衬底中在所述沟槽的上部的给定深度形成离子注入区；去除所述硬掩模膜图案；在所述半导体衬底上方形成阻挡膜；使用所述阻挡膜作为掩模，通过进行第二蚀刻工艺来形成所述沟槽的下部；且去除所述阻挡膜，其中包括所述上部和下部的沟槽界定了所述半导体器件的凹形沟道。
16.根据权利要求
15所述的方法，还包括在形成所述硬掩模膜图案之前形成缓冲膜。
17.根据权利要求
15所述的方法，其中所述硬掩模膜图案包括非晶碳膜，其中所述沟槽的上部界定了所述沟槽的颈部，且所述沟槽的下部界定了所述沟槽的球形部。
18.根据权利要求
17所述的方法，其中所述非晶碳膜具有2000-3000的厚度。
19.根据权利要求
16所述的方法，其中所述缓冲膜图案包括氧化膜。
20.根据权利要求
15所述的方法，其中所述沟槽的上部具有400-1000的深度。
21.根据权利要求
15所述的方法，其中所述离子注入区通过局部沟道注入工艺形成，所述局部沟道注入工艺用于将杂质垂直地注入半导体衬底中所述沟槽下的部分中。
22.根据权利要求
15所述的方法，其中所述离子注入区形成于距所述沟槽的上部的底部400-1000的深度的位置。
23.根据权利要求
21所述的方法，其中所述局部沟道注入工艺通过以20-30keV的能量和2.0-5.0E13离子/cm2的剂量将杂质注入到所述半导体衬底中来进行。
24.根据权利要求
15所述的方法，其中所述缓冲膜具有30-100的厚度。
25.根据权利要求
15所述的方法，其中所述沟槽的上部从所述沟槽的下部垂直延伸400-1000。
26.根据权利要求
15所述的方法，其中所述第二蚀刻工艺使用各向同性蚀刻方法。
专利摘要
本发明公开了一种具有凹形沟道的半导体器件的形成方法，其包括在半导体衬底上形成用于暴露用于形成沟槽的第一区的硬掩模膜图案；使用硬掩模膜图案作为掩模通过第一蚀刻工艺来形成第一沟槽且去除硬掩模图案；在包括第一沟槽的半导体衬底上形成阻挡膜；在阻挡膜上形成用于暴露第一沟槽的离子注入掩模膜；使用离子注入掩模膜和阻挡膜，在半导体衬底中第一沟槽下形成离子注入区。所述方法还包括使用离子注入掩模膜和阻挡膜作为掩模通过第二蚀刻工艺形成球状物形第二沟槽，使得形成了用于凹形沟道的球状物形沟槽，每个沟槽具有第一沟槽和第二沟槽，且去除了离子注入掩模膜和阻挡膜。
文档编号H01L21/822GK1992181SQ200610135575
公开日2007年7月4日 申请日期2006年10月18日
发明者李振烈, 河敏豪, 车宣龙 申请人:海力士半导体有限公司