专利名称：半导体器件及制造该半导体器件的方法
技术领域：
本发明涉及一种存储器件。更具体而言，本发明涉及一种具有 改进的凹式沟道晶体管的半导体器件以及一种用于制造该半导体器 件的方法。
背景技术：
由于半导体器件的设计规格縮小，所以控制短沟道效应("SCE") 是困难的。因此，已经提出了例如凹式沟道晶体管以及鳍形沟道晶体 管等多沟道场效应晶体管("McFET")，以增加单元晶体管的沟道 长度。发明内容本发明的实施例涉及具有改进的凹式沟道晶体管的半导体器 件。根据本发明的一个实施例，该改进的凹式沟道晶体管具有凹式沟 道结构以及包括保持层的栅极电极。在本发明的另一实施例中， 一种用于制造半导体器件的方法包 括在半导体基板中形成凹式沟道结构，该导体基板具有限定有源区 的器件隔离结构；在该基板之上形成包括保持层的栅极导电层，以填 充该凹式沟道结构，该保持层构造成避免在该凹式沟道结构中产生裂 缝及裂缝转移；以及图案化该栅极导电层以形成栅极结构。在本发明的另一实施例中， 一种半导体器件包括器件隔离结 构，其形成在半导体基板中，该器件隔离结构限定有源区；凹式沟道 结构，其设置在该有源区之下的半导体基板中；以及栅极电极，其包 括设置在栅极区中的保持层，该栅极电极填充该凹式沟道结构，其中 该保持层避免在该凹式沟道结构中产生裂缝及裂缝转移。在本发明的另一实施例中， 一种半导体器件包括器件隔离结 构，其形成在具有PMOS区以及NMOS区的半导体基板中，该器件隔离 结构限定有源区；球型凹式沟道结构，其设置在该有源区之下的半导 体基板中；以及下部栅极电极，其设置在该有源区之上，以填充该球 型凹式沟道结构，该下部栅极电极包括具有第一下部栅极导电层、保 持层以及第二下部栅极导电层的叠层结构，其中该第一下部栅极导电 层由掺杂有杂质离子的多晶硅层所形成，该保持层避免在该球型凹式 沟道结构中产生裂缝及裂缝转移，并且该第二下部栅极导电层由掺杂 有杂质离子的多晶硅层所形成，其中PMOS区及醒0S区中的杂质离子 是不同的。附困说明
图1是半导体器件的简化横截面照片。图2是根据本发明实施例的半导体器件的简化横截面图。图3是根据本发明另一实施例的半导体器件的简化横截面图。图4a至4g是简化横截面图，示出根据本发明实施例的一种用 于制造半导体器件的方法。图5a至5f是简化横截面图，示出根据本发明另一实施例的一 种用于制造半导体器件的方法。图6是示出根据本发明另一实施例的半导体器件的简化横截面图。
具体实施方式
本发明涉及一种具有改进的凹式沟道晶体管的半导体器件以及 一种用于制造该半导体器件的方法。在本发明的一个实施例中，改进 的凹式沟道晶体管具有增长沟道长度的凹式沟道结构以及包括保持 层的栅极电极，保持层用于避免在填充凹式沟道结构时产生裂缝，并 且用于将后续的热处理工序所引起的裂缝转移最小化。于是，器件的 工作特性可以得到改善。图1示出半导体器件的简化横截面照片。半导体器件包括三维 凹式沟道结构以增长器件的沟道长度。可看出的是，在三维凹式沟道
结构中产生裂缝。换言之，当采用栅极导电层填充三维凹式沟道结构 时，由于凹式沟道结构的拓扑特征例如较大的宽高比等，因此在凹式 沟道结构的下部产生裂缝。裂缝在后续的热处理工序期间可能会变 形。变形后的裂缝可能移动到栅极绝缘膜或栅极绝缘膜附近，这具有 相当于增加栅极绝缘膜的宽度的影响。图2描绘了根据本发明一个实施例的半导体器件的横截面图。 半导体器件包括器件隔离结构220、三维凹式沟道结构240、栅极绝 缘膜260以及下部栅极电极275。器件隔离结构220形成于半导体基 板210中以限定有源区。三维凹式沟道结构240设置在有源区之下的 半导体基板210中。栅极绝缘膜260设置在包括凹式沟道结构240 的有源区之上。下部栅极电极275设置在栅极绝缘膜260之上，以填 充三维凹式沟道结构240。在本发明的一个实施例中，下部栅极电极275包括具有第一下 部栅极导电层263、保持层250以及第二下部栅极导电层267的叠层 结构。第一下部栅极导电层263形成为与凹式沟道结构240共形，并 且在凹式沟道结构240中限定凹部240'。保持层250设置在第一下 部栅极导电层263以及第二下部栅极导电层267之间，以避免在凹式 沟道结构240的填充工序中产生裂缝，并且将后续的热处理工序期间 的裂缝转移最小化。在本实施方式中，保持层250填充第一下部栅极 导电层263所限定的凹部240'。在本发明的一个实施例中，第一下部栅极导电层263包括掺杂 有包含磷(P)的杂质离子的多晶硅层。P杂质离子的浓度范围是从 大约1.0E20离子/cm'至大约4.0E20离子/cm'。保持层250选自由绝 缘膜、金属膜、导电层及其组合所构成的群组。在一种实施方式中， 保持层250由旋涂电介质("SOD")氧化物膜或结晶的多晶硅层所 形成。此外，第二下部栅极导电层267包括掺杂有包含硼(B)及磷 (P)的杂质离子的多晶硅层。对于P型区而言，B杂质离子的浓度 范围是从大约5. 0E15离子/cn^至大约5. 0E16离子/cm3。对于N型区 而言，P杂质离子的浓度范围是从大约1.0E15离子/cm'至大约7.0E15 离子/cm3。
在本发明的另一实施例中，半导体器件还包括设置在三维凹式沟道结构240之上的栅极结构297。栅极结构297包括具有栅极电极 293以及栅极硬掩模层图案295的叠层结构。此外，栅极电极293包 括具有下部栅极电极275以及上部栅极电极285的叠层结构。图3示出根据本发明另一实施例的半导体器件的横截面图。图3 (i)示出NM0S区中的半导体器件的横截面图。图3 (ii)示出PM0S 区中的半导体器件的横截面图。半导体器件包括器件隔离结构320、 球型凹式沟道结构340、栅极绝缘膜360以及下部栅极电极375。器 件隔离结构320形成于具有NMOS区及PMOS区的半导体基板310中， 以限定有源区。球型凹式沟道结构340设置在有源区之下的半导体基 板310中。栅极绝缘膜360设置在包括球型凹式沟道结构340的半导 体基板310之上。下部栅极电极375设置在栅极绝缘膜360之上，以 填充球型凹式沟道结构340。下部栅极电极375包括具有第一下部栅极导电层363、保持层 350以及第二下部栅极导电层367的叠层结构。第一下部栅极导电层 363形成为与凹式沟道结构340共形，并且在凹式沟道结构340中限 定凹部340'。保持层350设置在第一下部栅极导电层363以及第二 下部栅极导电层367之间，以避免在凹式沟道结构340的填充工序中 产生裂缝，并且将后续的热处理工序期间的裂缝转移最小化。在本实 施方式中，保持层350填充第一下部栅极导电层363所限定的凹部 340，。在本发明的一个实施例中，第一下部栅极导电层363包括掺杂 有包含磷(P)的杂质离子的多晶硅层。P杂质离子的浓度范围是从 大约1. 0E20离子/cn^至大约4. 0E20离子/cm'。保持层350选自由绝 缘膜、金属膜、导电层及其组合所构成的群组。在本实施方式中，保 持层350由SOD氧化物膜或结晶的多晶硅层所形成。此外，第二下部栅极导电层367包括掺杂有杂质离子的多晶硅 层。PMOS区中的杂质离子包含硼(B)，离子浓度是在大约5.0E15 离子/cm3至大约5.0E16离子/cra3的范围中。NMOS区中的杂质离子包 含磷(P)，离子浓度是在大约1.0E15离子/cn/至大约7.0E15离子
/cm'的范围中。在本发明的另一实施例中，半导体器件还包括设置在 球型凹式沟道结构340之上的栅极结构397。栅极结构397包括具有 栅极电极393以及栅极硬掩模层图案395的叠层结构。此外，栅极电 极393包括具有下部栅极电极375以及上部栅极电极385的叠层结 构。图4a至4g是简化横截面图，示出根据本发明一个实施例的一 种用于制造半导体器件的方法。图4a (i)至4g (i)示出NM0S区中 的简化横截面图，而图4a (ii)至4g (ii)示出PM0S区中的简化横 截面图。硬掩模层421形成于具有器件隔离结构420的半导体基板 410之上。器件隔离结构420限定有源区。光阻膜(未显示)形成于 硬掩模层421之上。利用凹式栅极掩模(未显示)而曝光与显影光阻 膜，以形成光阻膜图案(未显示)。利用光阻膜图案而蚀刻硬掩模层 421以形成凹陷区(未显示)，而在该凹陷区的底部露出半导体基板 410。移除光阻膜图案。蚀刻掉在凹陷区的底部露出的半导体基板410 的规定厚度，以形成第一凹部(或上方的凹部)424。请参照图4b，侧壁间隙壁422形成于第一凹部424的侧壁处。 利用侧壁间隙壁422以及硬掩模层421作为蚀刻掩模，蚀刻掉在第一 凹部424的底部露出的半导体基板410的规定宽度，以形成第二凹部 (或下方的凹部)425。移除侧壁间隙壁422以及硬掩模层421，以 露出半导体基板410。栅极绝缘膜460形成于露出的半导体基板410 之上。在本发明的一个实施例中，凹式沟道结构440形成于第一凹部 424以及第二凹部425中。此外，凹式沟道结构440具有下部凹式沟 道结构以及上部凹式沟道结构。下部凹式沟道结构的横向宽度大于上 部凹式沟道结构的横向宽度(D)。在本发明的另一实施例中，用于 形成第二凹部425的蚀刻工序借助等向性蚀刻方法而执行。请参照图4c与4d，第一下部栅极导电层463形成于制品的表面 之上(即，在器件隔离结构420以及包括凹式沟道结构440的半导体 基板410之上)。第一下部栅极导电层463与凹式沟道结构同形，以 限定凹部440'。保持层450形成于第一下部栅极导电层463之上，
以填充凹式沟道结构440 (即，填充凹部440')。
在本发明的一个实施例中，第一下部栅极导电层463的厚度小 于上部凹式沟道结构的横向宽度的一半(D/2)。此外，第一下部栅 极导电层463由掺杂有杂质离子的多晶硅层所形成。第一下部栅极导 电层463借助形成多晶硅层且将杂质离子注入多晶硅层中、从而形成 用于第一下部栅极导电层463的掺杂的多晶硅层而形成。作为选择， 掺杂的多晶硅层可以在沉积步骤期间利用硅(Si)气体源以及杂质气 体源而形成。杂质离子包含P，其离子浓度是在大约1. 0E20离子/cm3 至大约4. 0E20离子/cm'的范围中。
在本发明的一个实施例中，保持层450选自由绝缘膜、金属膜、 导电层及其组合所构成的群组。保持层450可由S0D氧化物膜所形成。 此外，保持层450用作这样的层，即用于避免在凹式沟道结构440 的填充工序中产生裂缝，并且用于将后续的热处理工序中的裂缝转移 最小化。
请参照图4e至4g，抛光保持层450，直到第一下部栅极导电层 463露出为止。第二栅极导电层467形成于第一下部栅极导电层463 及保持层450之上，以形成下部栅极导电层470。
在本发明的一个实施例中，用于保持层450的抛光工序借助化 学机械抛光("CMP")方法或回蚀方法而执行。此外，第二下部栅 极导电层467由掺杂有杂质离子的多晶硅层所形成。第二下部栅极导 电层467借助形成多晶硅层且将杂质离子注入多晶硅层中、从而形成 用于第二下部栅极导电层467的掺杂的多晶硅层而形成。作为选择， 掺杂的多晶硅层可以在沉积步骤期间利用Si气体源以及杂质气体源 而形成。PMOS区中的多晶硅层包含B，其浓度是在大约5. 0E15离子 /cm:'至大约5.0E16离子/cm"的范围中。丽OS区中的多晶硅层包含P， 其浓度在大约1.0E15离子/cn^至大约7.0E15离子/cm'的范围中。
执行快速热退火("RTA")工序，以将掺杂的杂质离子驱入多 晶硅层中。上部栅极导电层480以及栅极硬掩模层490形成于下部栅 极导电层470之上。利用栅极掩模(未显示)而图案化栅极硬掩模层 490、上部栅极导电层480以及下部栅极导电层470，以形成栅极结
构497，栅极结构497包括具有栅极电极493以及栅极硬掩模层图案 495的叠层结构。
在本发明的一个实施例中，栅极电极493包括具有下部栅极电 极475以及上部栅极电极485的叠层结构。此外，上部栅极导电层 480选自由氮化钛、氮化钨膜、硅化钨-多晶硅复合层、硅化钛-多晶 硅复合层、钛层、钨层及其组合所构成的群组。
图5a至5f是简化横截面图，示出根据本发明另一实施例的一 种用于制造半导体器件的方法。图5a (i)至5f (i)示出丽OS区中 的简化横截面图，而图5a (ii)至5f (ii)示出PMOS区中的简化横 截面图。硬掩模层521形成于具有器件隔离结构520的半导体基板 510之上。器件隔离结构520限定有源区。光阻膜(未显示)形成于 硬掩模层521之上。利用凹式栅极掩模(未显示)而曝光与显影光阻 膜，以形成光阻膜图案(未显示)。利用光阻膜图案而蚀刻硬掩模层 521以形成凹陷区(未显示)，从而在凹陷区的底部露出半导体基板 510。移除光阻膜图案。蚀刻掉在凹陷区的底部露出的半导体基板510 的规定厚度，以形成第一凹部(上方的凹部)524。
请参照图5b，侧壁间隙壁522形成于第一凹部524的侧壁处。 利用侧壁间隙壁522以及硬掩模层521作为蚀刻掩模，蚀刻掉在第一 凹部524的底部露出的半导体基板510的规定厚度，以形成第二凹部 (或下方的凹部)525。移除侧壁间隙壁522以及硬掩模层521，以 露出半导体基板510。栅极绝缘膜560形成于露出的半导体基板510 之上。凹式沟道结构540由第一凹部524以及第二凹部525所限定。 此外，凹式沟道结构540具有下部凹式沟道结构以及上部凹式沟道结 构。下部凹式沟道结构的横向宽度大于上部凹式沟道结构的横向宽 度。在本发明的另一实施例中，用于形成第二凹部525的蚀刻工序借 助等向性蚀刻方法而执行。
'请参照图5c与5d，第一下部栅极导电层563形成于制品的表面 之上(即，在器件隔离结构520以及包括凹式沟道结构540的半导体 基板510之上)。第一下部栅极导电层563形成为与凹式沟道结构 540共形，并且在凹式沟道结构540中限定凹部540'。对第一下部栅
极导电层563的表面执行热处理工序，以在第一下部栅极导电层563 之上形成保持层550。
在本发明的一个实施例中，用于形成保持层550的热处理工序 在这样的气氛中执行，该气氛选自由氮(N)、磷(P)、惰性气体及 其组合所构成的群组。热处理工序在大约50(TC至大约l,OO(TC的温 度执行大约5秒至大约200秒。特别地，热处理工序在大约55(TC至 大约750'C的温度执行大约IO秒至大约30秒。此外，第一下部栅极 导电层563由掺杂有杂质离子的非晶多晶硅层所形成。第一下部栅极 导电层563借助形成非晶多晶硅层且将杂质离子注入非晶多晶硅层 中、从而形成用于第一下部栅极导电层563的掺杂的多晶硅层而形 成。作为选择，掺杂的多晶硅层可以在沉积步骤期间利用Si气体源 以及杂质气体源而形成。杂质离子包含P，其离子浓度是在大约 1.0E20离子/ci^至大约4. 0E20离子/cnT'的范围中。在本发明的另一 实施例中，保持层550选自由绝缘膜、金属膜、导电层及其组合所构 成的群组。保持层550可以由结晶的多晶硅层所形成，其用作边界层， 用于避免裂缝转移到第二凹部525中，其中当在后续的工序中采用栅 极导电层填充凹式沟道结构540时可能产生裂缝。
请参照图5e与5f ，第二栅极导电层567形成于保持层550之上， 以形成填充凹式沟道结构540(或凹部540')的下部栅极导电层570。 执行RTA工序，以将掺杂的杂质离子驱入多晶硅层中。上部栅极导电 层580以及栅极硬掩模层590形成于下部栅极导电层570之上。利用 栅极掩模(未显示)而图案化栅极硬掩模层590、上部栅极导电层580 以及下部栅极导电层570，以形成栅极结构597，栅极结构597包括 具有栅极电极593以及栅极硬掩模层图案595的叠层结构。
在本发明的一个实施例中，第二下部栅极导电层567由掺杂有 杂质离子的多晶硅层所形成。第二下部栅极导电层567借助形成多晶 硅层且将杂质离子注入多晶硅层中、从而形成用于第二下部栅极导电 层567的掺杂的多晶硅层而形成。作为选择，掺杂的多晶硅层可以在 沉积步骤期间利用Si气体源以及杂质气体源而形成。
PMOS区中的多晶硅层包含B，其浓度是在大约5.0E15离子/cm3
至大约5.0E16离子/cm'的范围中。NM0S区中的多晶硅层包含P，其 浓度是在大约1.0E15离子/cn^至大约7.0E15离子/cm'的范围中。在 另一实施例中，栅极电极593包括具有下部栅极电极575以及上部栅 极电极585的叠层结构。此外，上部栅极导电层580选自由氮化钛、 氮化钨膜、硅化钨-多晶硅复合层、硅化钛-多晶硅复合层、钛层、钨 层及其组合所构成的群组。
图6是示出根据本发明另一实施例的半导体器件的简化横截面 图。硅锗层612形成于体半导体基板610以及上部半导体基板(未显 示)之间，以便在后续工序中容易形成三维凹式栅极结构640的下部。 在一种实施方式中，三维凹式栅极结构640的下部可以经由湿式蚀刻 方法或清洗方法而形成，这些方法利用半导体基板及硅锗层612之间 的蚀刻选择性差异。
如上所述，根据本发明实施例的半导体器件提供这样的优点， 即，避免由于三维凹式沟道结构的拓扑特征的缘故而在三维凹式沟道 结构的填充工序中产生裂缝，并且将热处理工序中的裂缝转移最小 化。于是，晶体管的工作特性可以得到改善。
本发明的上述实施例是示例性的而非限制性的。各种替代形式 及等同实施例都是可行的。本发明并不限于在此所述的沉积、蚀刻抛
光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器 件。例如，本发明可以应用于动态随机存取存储器(DRAM)或非易失 存储器中。考虑到本发明所公开的内容，其它的增加、减少或修改显 而易见并且位于所附权利要求书的范围内。
本申请案要求分别于2006年7月31日及2006年12月19日提 交的韩国专利申请No. 10-2006-0072021及No. 10-2006-0130210的优 先权，这些韩国专利申请的全部内容以引用的方式并入本文。
权利要求
1.一种用于制造半导体器件的方法，所述方法包括在半导体基板中形成凹式沟道结构，所述半导体基板具有限定有源区的器件隔离结构；在所述基板之上形成包括保持层的栅极导电层，以填充所述凹式沟道结构，所述保持层构造成避免在所述凹式沟道结构中产生裂缝及裂缝转移；以及图案化所述栅极导电层以形成栅极结构。
2. 根据权利要求l所述的方法，其中，所述凹式沟道结构包括上部凹式沟道结构以及下部凹式沟道结 构，所述下部凹式沟道结构的横向宽度大于所述上部凹式沟道结构的横向宽度。
3. 根据权利要求2所述的方法，其中，所述形成凹式沟道结构的步骤包括在所述有源区中形成第一凹部；在所述第一凹部的侧壁上形成侧壁间隙壁；利用所述侧壁间隙壁作为蚀刻掩模以蚀刻在所述第一凹部的底部露出的半导体基板，以形成第二凹部；以及移除所述侧壁间隙壁。
4. 根据权利要求3所述的方法，其中，用于形成所述第二凹部的蚀刻工序借助等向性蚀刻方法而执行。
5. 根据权利要求l所述的方法，其中， 所述形成栅极导电层的步骤包括在所述半导体基板之上形成包括所述保持层的下部栅极导 电层，以填充所述凹式沟道结构；以及在所述下部栅极导电层之上形成上部栅极导电层。
6. 根据权利要求5所述的方法，其中， 所述形成下部栅极导电层的步骤包括在包括所述凹式沟道结构的半导体基板之上形成第一下部 栅极导电层，所述第一下部栅极导电层与所述凹式沟道结构共形 且限定凹部；在所述第一下部栅极导电层之上形成所述保持层，以填充 所述第一下部栅极导电层所限定的凹部；抛光所述保持层，直到所述第一下部栅极导电层露出为止；以及在所述第一下部栅极导电层以及所述保持层之上形成第二 下部栅极导电层。
7. 根据权利要求6所述的方法，其中，所述第一下部栅极导电层包括掺杂有杂质离子的多晶硅层。
8. 根据权利要求7所述的方法，其中，所述杂质离子包含磷(P)，其离子浓度是在大约1.0E20离子 /cm:1至大约4. 0E20离子/cm'的范围中。
9. 根据权利要求6所述的方法，其中，所述第一下部栅极导电层的垂直厚度小于所述上部凹式沟道结 构的横向宽度。
10. 根据权利要求6所述的方法，其中， 所述第二下部栅极导电层包括掺杂有杂质离子的多晶硅层。
11. 根据权利要求IO所述的方法，其中， 所述杂质离子包含硼(B)或磷(P)，其离子浓度是在大约1.0E15 离子/cm:'至大约7. 0E15离子/cm^的范围中。
12. 根据权利要求11所述的方法，其中，PMOS区中的第二下部栅极导电层由掺杂以硼(B)的多晶硅层所 形成，而NMOS区中的第二下部栅极导电层由掺杂以磷(P)的多晶硅 层所形成。
13. 根据权利要求6所述的方法，其中，所述保持层选自由绝缘膜、金属膜、导电层及其组合所构成的 群组。
14. 根据权利要求13所述的方法，其中， 所述保持层为氧化物膜。
15. 根据权利要求5所述的方法，还包括对所述下部栅极导电 层执行快速热退火("RTA")工序。
16. 根据权利要求5所述的方法，其中， 所述形成下部栅极导电层的步骤包括在包括所述凹式沟道结构的半导体基板之上形成第一下部 栅极导电层；在所述第一下部栅极导电层的表面上执行热处理工序，以 在所述第一下部栅极导电层之上形成所述保持层；以及在所述保持层之上形成第二下部栅极导电层，以填充所述 凹式沟道结构。
17. 根据权利要求16所述的方法，其中， 所述第一下部栅极导电层包括掺杂有杂质离子的多晶硅层。
18. 根据权利要求17所述的方法，其中，所述杂质离子包含磷(P)，其离子浓度是在大约1.0E20离子 /cm:i至大约4. 0E20离子/cm'的范围中。
19. 根据权利要求16所述的方法，其中， 所述保持层由结晶的多晶硅层所形成。
20. 根据权利要求16所述的方法，其中，用于所述第一下部栅极导电层的热处理工序在大约50(TC至大 约l,OOO'C的温度范围内执行大约5秒至大约200秒。
21. 根据权利要求16所述的方法，其中，所述热处理工序在这样的气氛中执行，所述气氛选自由氮(N)、 磷(P)、惰性气体及其组合所构成的群组。
22. 根据权利要求1所述的方法，还包括在包括所述凹式沟道 结构的有源区之上形成栅极绝缘膜。
23. —种半导体器件，包括器件隔离结构，其形成在半导体基板中，所述器件隔离结构限 定有源区；凹式沟道结构，其设置在所述有源区之下的半导体基板中；以及栅极电极，其包括设置在栅极区中的保持层，所述栅极电极填 充所述凹式沟道结构，其中所述保持层避免在所述凹式沟道结构中产 生裂缝及裂缝转移。
24. 根据权利要求23所述的半导体器件，其中， 所述凹式沟道结构包括上部凹式沟道结构以及下部凹式沟道结构，所述下部凹式沟道结构的横向宽度大于所述上部凹式沟道结构的 横向宽度。
25. 根据权利要求23所述的半导体器件，其中， 所述栅极电极包括具有下部栅极电极以及上部栅极电极的叠层结构，所述下部栅极电极包括所述保持层。
26. 根据权利要求25所述的半导体器件，其中， 所述下部栅极电极包括具有第一下部栅极导电层以及第二下部栅极导电层的叠层结构，所述保持层设置在所述第一下部栅极导电层 及第二下部栅极导电层之间。
27. 根据权利要求26所述的半导体器件，其中， 所述第一下部栅极导电层包括掺杂有杂质离子的多晶硅层。
28. 根据权利要求27所述的半导体器件，其中， 所述掺杂有杂质离子的多晶硅层是非晶形的。
29. 根据权利要求28所述的半导体器件，其中， 所述杂质离子包含磷(P)，其离子浓度是在大约1.0E20离子/cm3至大约4. 0E20离子/ci^的范围中。
30. 根据权利要求26所述的半导体器件，其中， 所述第二下部栅极导电层包括掺杂有杂质离子的多晶硅层。
31. 根据权利要求30所述的半导体器件，其中， 所述杂质离子包含硼(B)或磷(P)，其离子浓度是在大约1.0E15离子/cm'至大约7. 0E15离子/cm'的范围中。
32. 根据权利要求31所述的半导体器件，其中，PMOS区中的第二下部栅极导电层由掺杂以硼(B)的多晶硅层所形成。
33. 根据权利要求31所述的半导体器件，其中，NMOS区中的第二下部栅极导电层由掺杂以磷(P)的多晶硅层所 形成。
34. 根据权利要求23所述的半导体器件，其中， 所述保持层选自由绝缘膜、金属膜、导电层及其组合所构成的群组。
35. 根据权利要求34所述的半导体器件，其中， 所述保持层是氧化物膜或结晶的多晶硅层。
36. 根据权利要求23所述的半导体器件，还包括栅极绝缘膜， 其设置在所述栅极电极以及包括所述凹式沟道结构的半导体基板之 间的分界面处。
37. 根据权利要求23所述的半导体器件，还包括设置在所述 栅极电极之上的栅极硬掩模层图案。
38. —种半导体器件，包括器件隔离结构，其形成在半导体基板中，所述半导体基板具有 PMOS区以及NMOS区，所述器件隔离结构限定有源区；球型凹式沟道结构，其设置在所述有源区之下的半导体基板中；以及下部栅极电极，设置在所述有源区之上，以填充所述球型凹式 沟道结构，所述下部栅极电极包括具有第一下部栅极导电层、保持层 以及第二下部栅极导电层的叠层结构，其中所述第一下部栅极导电层由掺杂有杂质离子的多晶硅层所形成，所述保持层避免在所述球型凹 式沟道结构中产生裂缝及裂缝转移，并且所述第二下部栅极导电层由 掺杂有杂质离子的多晶硅层所形成，其中所述PMOS区及醒0S区中的 杂质离子是不同的。
全文摘要
本发明公开一种半导体器件，所述半导体器件包括器件隔离结构、凹式沟道结构以及栅极电极。所述器件隔离结构形成于半导体基板中以限定有源区。所述凹式沟道结构设置在所述有源区之下的半导体基板中。所述栅极电极包括设置在栅极区中的保持层，以填充所述凹式沟道结构。所述保持层避免在所述凹式沟道结构中产生裂缝及裂缝转移。
文档编号H01L27/04GK101118857SQ200710001289
公开日2008年2月6日 申请日期2007年1月16日 优先权日2006年7月31日
发明者吴承哲, 崔伸圭 申请人:海力士半导体有限公司