专利名称：单元和半导体器件的制作方法
技术领域：
本发明涉及通过布置多个单元(cell)进行设计的半导体器件，更具体而言，涉及一种单元物理结构，它能抑制单元内晶体管特性的变化。
背景技术：
近年来，在按照标准单元设计方案设计的大规模集成电路(LSI)中，随同半导体工艺小型化的进步，半导体电路元件的布局图案和布置已经对电路性能产生较大的影响。因此，单元电路设计需要高精度，相应地，电路设计中计算机辅助设计(CAD)工具的重要性正在增长。例如，电路模拟器是对设计精确性影响最大的CAD工具中的一种。
电路模拟器基于网表进行电路模拟，以检查单元和LSI是否确实按照设计意图进行操作。在此，“网表”是指用于所设计的单元和LSI的数据，包括关于诸如晶体管、电容器、电阻器等元件的连接的信息；关于诸如晶体管的规格、电容值和电阻值等元件特性的信息。网表能够由网表提取器从所设计的单元和LSI的掩模布局中提取。
在电路设计过程中，网表所包含的信息中最重要的部分是晶体管特性信息。晶体管特性信息表示晶体管的复杂的电特性(在下文中，称为“晶体管模型”)。晶体管特性信息必须包括优化的模型参数，以便精确地再现晶体管的实际操作。
在下文中，将参照附图依次描述基于常规晶体管模型设计的晶体管结构、使用此晶体管结构设计的常用单元结构和使用具有该单元结构的单元制造的半导体器件。图11是显示晶体管结构的示意图，将参照其描述常规的晶体管模型。如图11所示，晶体管T由多晶硅部分P和掺杂扩散区Dt构成，其中掺杂扩散区Dt被器件隔离区S包围。晶体管T的栅极G由夹在掺杂扩散区Dt间的多晶硅部分P的下部构成(多晶硅部分P的阴影区)。晶体管T的源极和漏极由掺杂扩散区Dt构成。在此，用Wg表示栅极G的宽度，Lg表示栅极G的长度，Wd表示掺杂扩散区Dt的宽度，以及Ld表示掺杂扩散区Dt的长度。
图12显示的是使用图11中晶体管结构设计的单元结构。如图12所示，单元C由下列构成P型晶体管Tp、N型晶体管Tn、器件隔离区S、在P型晶体管放置区和N型晶体管放置区之间的接触面B、向P型晶体管提供衬底电位的掺杂扩散区Dbn以及向N型晶体管提供衬底电位的掺杂扩散区Dbp。一般而言，单元构造中还需要其他元件，如阱、触点、金属线和通路，但这些元件不属于本发明的设计，因此未在附图中示出。在图12中，为避免重复，掺杂扩散区Dt、多晶硅部分P和栅极G没有专门用附图标记指出，因为已经在图11中对它们进行了图解说明。
图12中所示的单元C仅仅是一个示例性的单元。除此以外，可以通过对具有各种宽度和长度的晶体管的任意布置和布线来实现具有所需功能的多种单元。图13显示含有多个单元的半导体器件。如图13所示，单元C1、C2、C3、...被排列成行并被布线，以实现具有所需功能的LSI。
在用于如图11所示晶体管T的常规晶体管模型中，只有栅极G的宽度Wg和栅极G的长度Lg被定义作为参数。可是，晶体管的电流驱动特性按照掺杂扩散区Dt的布置而变化，因而，常规晶体管模型不能保证足够的精确度。因此，当使用常规晶体管模型时，难以保证单元和LSI的设计精确度。也就是说，为了实际实现设计所期望的LSI的性能，必需对掺杂扩散区Dt布置的依赖性进行建模，并把建模的布置依赖性定义为一个模型参数。
特别是近几年，由于使用浅沟隔离作为器件隔离技术，因此，用在器件隔离区中的绝缘膜给晶体管的构道区带来的机械应力(在下文中，称为“STI应力”)将取决于器件隔离区大小而引起沟道迁移率的变化，从而引起晶体管电流特性的巨大变化。这已经成为建模时的一个突出因素，它将引起对掺杂扩散区Dt的布置的依赖性。
在下文中，将参照图14对STI应力和掺杂扩散区Dt的布置之间的关系进行描述。图14显示的是一个常规的单元结构。如图14所示，单元C由P型晶体管Tp1、Tp2和Tp3，N型晶体管Tn1、Tn2和Tn3，以及器件隔离区S构成。应该注意，掺杂扩散区Dt和每个晶体管的栅极G没有专门用附图标记指出。
在图14中，对于器件隔离区S在P型晶体管Tp1的掺杂扩散区和P型晶体管Tp2的掺杂扩散区之间的部分，其在晶体管栅极的长度方向上的长度被称为间隔长度Lsp1。同样，对于器件隔离区S在P型晶体管Tp2的掺杂扩散区和P型晶体管Tp3的掺杂扩散区之间的部分，间隔长度是Lsp2。对于器件隔离区S在P型晶体管Tp1的掺杂扩散区和P型晶体管Tp3的掺杂扩散区之间的部分，间隔长度是Lsp3。同样地，如图14所示，在N型晶体管的放置区中，还定义了间隔长度Lsn1和间隔长度Lsn2。
对于器件隔离区S在P型晶体管Tp1的掺杂扩散区和N型晶体管Tn1的掺杂扩散区之间的部分，其在晶体管栅极的宽度方向上的长度被称为间隔宽度Ws1。同样，对于器件隔离区S在P型晶体管Tp2的掺杂扩散区和N型晶体管Tn2的掺杂扩散区之间的部分，间隔宽度是Ws2。对于器件隔离区S在P型晶体管Tp3的掺杂扩散区和N型晶体管Tn3的掺杂扩散区之间的部分，间隔宽度是Ws3。
间隔长度Lsp1、Lsp2和Lsp3各不相同。间隔宽度Ws1、Ws2和Ws3各不相同。即使P型晶体管Tp1、Tp2和Tp3的栅极和掺杂扩散区在形状和尺寸上相同，掺杂扩散区的布置也是不规则的。因此，STI应力对晶体管的作用是不同的，所以会产生在晶体管的电流驱动特性上的不同。
如果STI应力的作用被建模并被并入模型参数，则高精度的电路设计将是可能的。当掺杂扩散区的布置如图14所示那样复杂和不规则时，难以进行详细的建模。在这种情况下，在晶体管的电流驱动特性变化时进行设计，会导致设计的精确性变差。
因而，有必要通过限制掺杂扩散区的形状和布置图案来提高建模的精确性，以便使晶体管的电流驱动特性的变化被减小到甚至于一个小的范围。例如，在日本专利公开No.2004-241529所公开的常规技术中，掺杂扩散区的布置图案通过布局约束限制如下，如图14所示的间隔宽度Ws1、Ws2和Ws3是相同的，借此抑制晶体管特性的变化。
日本专利公开No.2004-241529所公开的技术没有设置关于图14中所示的间隔长度Lsp1、Lsp2和Lsp3的布局约束，因而没有完全地约束掺杂扩散区的布局图案。因此，此项技术不足以抑制晶体管特性的变化。
这个问题可以参照图15A和图15B进行更详细地描述，其中图15A和图15B显示的是沿图14的线a-b和线c-d得到的截面图。在图15A中，P型晶体管Tp1由栅极Gp1和掺杂扩散区Dtp1和Dtp2构成，P型晶体管Tp2由栅极Gp2和掺杂扩散区Dtp3和Dtp4构成，且P型晶体管Tp3由栅极Gp3和掺杂扩散区Dtp5和Dtp6构成。器件隔离区包括与掺杂扩散区Dtp1接触的部分Sp1，与掺杂扩散区Dtp2和Dtp3接触的部分Sp2，与掺杂扩散区Dtp4和Dtp5接触的部分Sp3，以及与掺杂扩散区Dtp6接触的部分Sp4。器件隔离区的部分Sp2的间隔长度是Lsp1。器件隔离区的部分Sp3的间隔长度是Lsp2。在P型晶体管Tp1、Tp2和Tp3操作时，晶体管的电流分别流经沟道CH1、CH2和CH3。
除了器件隔离区包括与掺杂扩散区Dtp2和Dtp5接触的部分Sp5并且器件隔离区的部分Sp5的间隔长度是Lsp3之外，图15B与图15A相同。
在晶体管的沟道中，由于STI应力而在晶格中引起应变。因此，当该应力增加时，沟道部分中的电流驱动特性会减弱。由于STI应力取决于掺杂扩散区之间的间隔长度，所以根据间隔长度的变化，晶体管会有不同的电流容量。在图15的例子中，间隔长度Lsp1和Lsp2是不同的。因此，STI应力对沟道CH1、CH2和CH3的影响也不同，以致晶体管Tp1、Tp2和Tp3有不同的电流容量。即使在晶体管的沟道内，如果间隔宽度根据晶体管的掺杂扩散区的布置而不同，晶体管沿着沟道的电流驱动特性就缺乏一致性，从而导致变化的电流驱动特性。例如，在图15的例子中，间隔长度Lsp1和间隔长度Lsp3是不同的，因而，沟道CH1的流经沿线a-b截取的横截面的电流的大小与沟道CH1的流经沿线c-d截取的横截面的电流不同。因此，晶体管Tp1沿着沟道CH1的电流驱动特性缺乏一致性。如前所述，由于STI应力所引起的晶体管特性变化不能体现在常规晶体管模型的模型参数中。因此，不能再现晶体管特性的变化，从而导致单元和LSI设计精确度的下降。
发明内容
本发明的目的在于提供一种单元或半导体器件，其中通过考虑晶体管电流驱动特性对STI应力的依赖性，尤其是考虑特性变化对器件隔离区在栅极长度方向上的长度的依赖性，使用精心设计的掺杂扩散区的形状和布置，来抑制晶体管特性的变化。
本发明提供一种半导体器件中的单元，包括多个扩散区对，每个扩散区对由作为晶体管的组成部分的第一掺杂扩散区、以及第二掺杂扩散区构成，使得第一掺杂扩散区和第二掺杂扩散区在栅极长度方向上并排设置，并且在两者之间插入有器件隔离区，其中，在每个扩散区对中，第一掺杂扩散区和第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处；以及作为器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分的第一隔离区部分具有恒定的间隔长度，并且其中所述扩散区对中的第一隔离区部分具有相同的间隔长度。
根据本发明，在每个扩散区对中，第一隔离区部分具有恒定的间隔长度，并且第一隔离区部分具有相同的间隔长度。因此，可以抑止晶体管特性的变化。
优选地，本发明的单元进一步包括第三掺杂扩散区，该第三掺杂扩散区与单元边缘相邻，并且在两者之间插入有所述器件隔离区，其中，作为器件隔离区在第三掺杂扩散区和单元边缘之间的部分的第二隔离区部分具有恒定的间隔长度，该间隔长度为所述第一隔离区部分的间隔长度的1/2。
利用上述结构，所述单元的隔离区部分的间隔长度相对于相邻单元的掺杂扩散区是恒定的，并且等于该单元中器件隔离区的间隔长度。因此，即使在布置了单元之后，也可以抑止晶体管特性的变化。
在本发明的单元中，在所述多个扩散区对的至少一个扩散区对中，所述第二掺杂扩散区优选地是不作为晶体管的组成部分的伪掺杂扩散区。
利用上述结构，可以防止包括晶体管的掺杂扩散区过大，从而实现隔离区部分的恒定间隔长度。因此，可以进一步抑制晶体管特性的变化，而不会产生冗余的寄生电容。
在本发明的单元中，在所述多个扩散区对的至少一个扩散区对中，所述第一掺杂扩散区在栅极长度方向或者栅极宽度方向上的长度优选地与作为同一晶体管的组成部分的另一掺杂扩散区的对应长度不同。
利用上述结构，即使在晶体管的栅极间隔不恒定的单元中或者在晶体管的扩散区不具有相同的形状的单元中，也可以确保进一步抑制晶体管特性的变化。
在本发明的单元中，所述多个扩散区对优选地包括第一扩散区对和第二扩散区对；并且所述第一扩散区对的第一掺杂扩散区和所述第二扩散区对的第一掺杂扩散区构成输出级晶体管，其用于对所述单元的输出负载电容进行充电/放电。
利用上述结构，在与输出级晶体管的掺杂扩散区相邻的隔离区部分中，间隔长度是恒定且相等的，所以至少可以抑制输出级晶体管中特性的变化。
在本发明的单元中，所述包括所述扩散区对的第一掺杂扩散区的那些晶体管具有相同的栅极宽度。
利用上述结构，不必加长掺杂扩散区在栅极宽度方向上的形状来使得隔离区部分的间隔长度恒定。因此，可以进一步抑制晶体管特性的变化，而无需使掺杂扩散区的形状变得复杂。
本发明还提供一种半导体器件，其包括排列成行的多个单元，其中所述多个单元包括本发明的多个单元。
本发明还提供一种半导体器件，其包括多个扩散区对，每个扩散区对由作为晶体管的组成部分的第一掺杂扩散区、以及第二掺杂扩散区构成，使得第一掺杂扩散区和第二掺杂扩散区在栅极长度方向上并排设置，并且在两者之间插入有器件隔离区，其中在每个扩散区对中，第一掺杂扩散区和第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处；并且器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分为第一隔离区部分，其具有恒定的间隔长度。
本发明还提供一种半导体器件，其包括排列成行的多个单元；以及设置在该单元行的末端的外围单元，所述外围单元包括第一掺杂扩散区，并且对所述半导体器件的功能不起作用，其中所述第一掺杂扩散区和与所述外围单元相邻的单元的第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处，所述第二掺杂扩散区与所述外围单元的单元边缘相邻；并且，作为器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分的隔离区部分，具有恒定的间隔长度。
如上所述，根据本发明，在单元中或者在相邻单元之间，与作为晶体管的组成部分的掺杂扩散区相邻的隔离区部分的间隔长度是恒定的。因此，机械应力对晶体管的作用是一致的，从而可以抑制晶体管特性的变化。所以，可以实现具有与期望设计目标接近特性的半导体器件。
图1为示出根据本发明实施例1的单元结构的一个例子的平面图。
图2为图1中单元的截面图。
图3为示出根据本发明实施例1的单元结构的另一个例子的平面图。
图4为示出根据本发明实施例2的单元结构的一个例子的平面图。
图5为示出根据本发明实施例3的单元结构的一个例子的平面图。
图6为示出根据本发明实施例4的单元结构的一个例子的平面图。
图7为示出根据本发明实施例5的单元结构的一个例子的平面图。
图8为示出根据本发明实施例6的单元结构的一个例子的平面图。
图9为示出根据本发明实施例7的半导体器件结构的一个例子的平面图。
图10为示出根据本发明实施例7的半导体器件结构的另一个例子的平面图。
图11为示出一个常规使用的晶体管的平面图。
图12为示出一个常规使用的单元的平面图。
图13为示出一个常规使用的半导体器件的平面图。
图14为示出一个常规技术的单元的平面图。
图15A和图15B为示出常规技术的单元的截面图。
具体实施例方式
在下文中，将参照附图描述本发明的实施例。
(实施例1)图1为示出根据本发明实施例1的单元结构的一个例子的平面图。如图1所示，单元C包括P型晶体管Tp1、Tp2和Tp3，N型晶体管Tn1、Tn2和Tn3，以及器件隔离区S。P型晶体管Tp1、Tp2和Tp3具有相同的栅极宽度。N型晶体管Tn1、Tn2和Tn3具有相同的栅极宽度。
在图1中，P型晶体管放置区包括作为P型晶体管Tp1的组成部分的掺杂扩散区11(第一掺杂扩散区)和作为P型晶体管Tp2的组成部分的掺杂扩散区12(第二掺杂扩散区)。在栅极长度方向上，掺杂扩散区11和12并排设置，且其间插入有器件隔离区S。掺杂扩散区11和12构成一个扩散区对。同样，P型晶体管放置区包括作为P型晶体管Tp2的组成部分的掺杂扩散区13(第一掺杂扩散区)和作为P型晶体管Tp3的组成部分的掺杂扩散区14(第二掺杂扩散区)。在栅极长度方向上，掺杂扩散区13和14并排设置，且其间插入有器件隔离区S。掺杂扩散区13和14构成另一扩散区对。
扩散区对的掺杂扩散区11和12在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被设置于相同的位置(如线a-b和线c-d所表示)。另一扩散区对的掺杂扩散区13和14在栅极宽度方向上也具有相同的长度，且在栅极宽度方向上被设置于相同的位置。器件隔离区S在掺杂扩散区11和掺杂扩散区12之间的部分被称为隔离区部分Scp1(第一隔离区部分)。器件隔离区S在掺杂扩散区13和掺杂扩散区14之间的部分被称为隔离区部分Scp2(第一隔离区部分)。
对于存在于掺杂扩散区之间的这些隔离区部分，隔离区部分在栅极长度方向上的长度被称为间隔长度，且隔离区部分在栅极宽度方向上的长度被称为间隔宽度。隔离区部分Scp1具有间隔长度Lsp1和间隔宽度Wsp1，而隔离区部分Scp2具有间隔长度Lsp2和间隔宽度Wsp2。
N型晶体管放置区同样包括扩散区对。隔离区部分Scn1和Scn2(第一隔离区部分)位于扩散区对的掺杂扩散区之间。隔离区部分Scn1具有间隔长度Lsn1和间隔宽度Wsn1，而隔离区部分Scn2具有间隔长度Lsn2和间隔宽度Wsn2。
图2为沿图1中线a-b和线c-d截取的单元C的截面图。应该注意，该半导体器件在线a-b和线c-d之间具有相同的截面结构。如图2所示，P型晶体管Tp1由栅极Gp1以及掺杂扩散区Dtp1和Dtp2(11)构成。P型晶体管Tp2由栅极Gp2以及掺杂扩散区Dtp3(12)和Dtp4(13)构成。P型晶体管Tp3由栅极Gp3以及掺杂扩散区Dtp5(14)和Dtp6构成。器件隔离区Sp1与掺杂扩散区Dtp1相接触。隔离区部分Scp1与掺杂扩散区Dtp2和Dtp3相接触。隔离区部分Scp2与掺杂扩散区Dtp4和Dtp5相接触。器件隔离区Sp4与掺杂扩散区Dtp6相接触。在P型晶体管Tp1、Tp2和Tp3操作时，晶体管的电流分别流经沟道CH1、CH2和CH3。
图1和图2所示的单元C的结构特征是，隔离区部分Scp1的间隔长度Lsp1在间隔宽度Wsp1的范围内是恒定的，隔离区部分Scp2的间隔长度Lsp2在间隔宽度Wsp2的范围内是恒定的，而且隔离区部分Scp1的间隔长度Lsp1与隔离区部分Scp2的间隔长度Lsp2相等。因此，STI应力对沟道CH1、CH2和CH3的作用是一致的，所以可抑制P型晶体管Tp1、Tp2和Tp3特性的变化。对N型晶体管放置区可运用同样的特征。在隔离区部分Scn1中，间隔长度Lsn1在间隔宽度Wsn1的范围内是恒定的。在隔离区部分Scn2中，间隔长度Lsn2在间隔宽度Wsn2的范围内是恒定的。隔离区部分Scn1的间隔长度Lsn1与隔离区部分Scn2的间隔长度Lsn2相等。所以，可抑制N型晶体管Tn1、Tn2和Tn3特性的变化。
图3为示出根据实施例1的单元结构的另一个例子的平面图。如图3所示，单元C包括P型晶体管Tp1、Tp2、Tp3、Tp4和Tp5，N型晶体管Tn1、Tn2、Tn3、Tn4和Tn5，以及器件隔离区S。
在图3中，P型晶体管放置区包括构成一个扩散区对的掺杂扩散区11和12，以及位于掺杂扩散区11和12之间的隔离区部分Scp1。掺杂扩散区11和12在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被提供在相同的位置。同样，P型晶体管放置区包括构成另一扩散区对的掺杂扩散区13和14，以及位于掺杂扩散区13和14之间的隔离区部分Scp2。掺杂扩散区13和14在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被提供在相同的位置。P型晶体管放置区进一步包括构成又一个扩散区对的掺杂扩散区17和18，以及位于掺杂扩散区17和18之间的隔离区部分Scp3。掺杂扩散区17和18在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被提供在相同的位置。
P型晶体管Tp5的栅极宽度大于其他P型晶体管Tp1至Tp4的栅极宽度，因而，掺杂扩散区17和18在栅极宽度方向上的长度大于其他掺杂扩散区11至14在栅极宽度方向上的长度。因此，隔离区部分Scp3的间隔宽度Wsp3大于其他隔离区部分Scp1和Scp2的每个间隔宽度Wsp1和Wsp2。应该注意，在隔离区部分Scp1、Scp2和Scp3中，间隔长度Lsp1、Lsp2和Lsp3分别在各自的间隔宽度Wsp1、Wsp2和WSP3范围内是恒定的。隔离区部分Scp1、Scp2和Scp3的间隔长度Lsp1、Lsp2和Lsp3相等。
N型晶体管放置区同样包括扩散区对和隔离区部分Scn1、Scn2和Scn3。隔离区部分Scn3的间隔宽度Wsn3大于其他隔离区部分Scn1和Scn2的每个间隔宽度Wsn1和Wsn2。在隔离区部分Scn1、Scn2和Scn3中，间隔长度Lsn1、Lsn2和Lsn3分别在各自的间隔宽度Wsn1，Wsn2和Wsn3范围内是恒定的。隔离区部分Scn1、Scn2和Scn3的间隔长度Lsn1、Lsn2和Lsn3相等。
(实施例2)图4为示出根据本发明实施例2的单元结构的一个例子的平面图。如图4所示，单元C包括P型晶体管Tp1、Tp2和Tp3，N型晶体管Tn1、Tn2和Tn3，且单元C2包括P型晶体管Tp4和N型晶体管Tn4。
参见图4，在P型晶体管放置区中，器件隔离区S在P型晶体管Tp1的掺杂扩散区11和P型晶体管Tp2的掺杂扩散区12之间的部分被称为隔离区部分Scp1。器件隔离区S在P型晶体管Tp2的掺杂扩散区13和P型晶体管Tp3的掺杂扩散区14之间的部分被称为隔离区部分Scp2。隔离区部分Scp1具有间隔长度Lsp1和间隔宽度Wsp1，而隔离区部分Scp2具有间隔长度Lsp2和间隔宽度Wsp2。
器件隔离区S在P型晶体管Tp3的掺杂扩散区15和P型晶体管Tp4的掺杂扩散区16之间的部分被称为隔离区部分Scp3。隔离区部分Scp3具有间隔长度Lsp3和间隔宽度Wsp3。隔离区部分Scp3由单元C的隔离区部分Scp31和单元C2的隔离区部分Scp32组成。
掺杂扩散区15(第三掺杂扩散区)与在栅极长度方向上延伸的单元边缘CE相邻，其间插入有器件隔离区S。隔离区部分Scp31(第二隔离区部分)是器件隔离区在掺杂扩散区15和单元边缘CE之间的部分。在单元C2中，隔离区部分Scp32是器件隔离区在掺杂扩散区16和单元边缘CE之间的部分，其中掺杂扩散区16与该单元边缘CE相邻。
N型晶体管放置区同样包括隔离区部分Scn1、Scn2和Scn3。隔离区部分Scn1具有间隔长度Lsn1和间隔宽度Wsn1，隔离区部分Scn2具有间隔长度Lsn2和间隔宽度Wsn2，且隔离区部分Scn3具有间隔长度Lsn3和间隔宽度Wsn3。在此，为了避免重复，没有描述图4中单元的截面结构(同样的考虑适用于后面的实施例)。
除了实施例1中的那些结构特征外，图4中所示的单元C的结构特征还在于，即使提供了相邻单元C2，单元之间的隔离区部分Scp3在间隔宽度Wsp3的范围内具有恒定的间隔长度Lsp3。为了实现这个结构特征，在单元C中，位于掺杂扩散区15和单元边缘CE之间的隔离区部分Scp31在间隔宽度Wsp3的范围内具有恒定的间隔长度Lsp31。进一步，单元C和单元C2间的边界(单元边缘CE)处于间隔长度Lsp3的中央，使得隔离区部分Scp3的间隔长度Lsp3与其他隔离区部分Scp1和Scp2的每个间隔长度Lsp1和Lsp2相等。换言之，隔离区部分Scp31的间隔长度Lsp31等于间隔长度Lsp1和Lsp2中每个的1/2。所以，即使有任何种类的单元与单元C相邻，STI应力的作用也是一致的，从而抑制P型晶体管Tp1、Tp2和Tp3特性的变化。由于同样结构特征也适用于N型晶体管放置区，因此也可抑制N型晶体管Tn1、Tn2和Tn3特性的变化。
(实施例3)图5为示出根据本发明实施例3的单元结构的一个例子的平面图。如图5所示，单元C包括P型晶体管Tp1和Tp3、N型晶体管Tn1和Tn3、P型伪掺杂扩散区Ddump、N型伪掺杂扩散区Ddumn以及器件隔离区S。
在图5中，P型晶体管放置区包括作为P型晶体管Tp1的组成部分的掺杂扩散区21(第一掺杂扩散区)、以及伪掺杂扩散区Ddump(第二掺杂扩散区)。掺杂扩散区21和伪掺杂扩散区Ddump在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区21和伪掺杂扩散区Ddump构成一个扩散区对。P型晶体管放置区还包括作为P型晶体管Tp3的组成部分的掺杂扩散区22(第一掺杂扩散区)。掺杂扩散区22和伪掺杂扩散区Ddump(第二掺杂扩散区)在栅极长度方向并排放置，且其间插入有器件隔离区S。掺杂扩散区22和伪掺杂扩散区Ddump构成另一扩散区对。
扩散区对中的掺杂扩散区21和伪掺杂扩散区Ddump在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被设置于相同的位置。另一扩散区对中的掺杂扩散区22和伪掺杂扩散区Ddump也在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被设置于相同的位置。器件隔离区S在掺杂扩散区21和伪掺杂扩散区Ddump之间的部分被称为隔离区部分Scp1(第一隔离区部分)。器件隔离区S在掺杂扩散区22和伪掺杂扩散区Ddump之间的部分被称为隔离区部分Scp2(第一隔离区部分)。隔离区部分Scp1具有间隔长度Lsp1和间隔宽度Wsp1。隔离区部分Scp2具有间隔长度Lsp2和间隔宽度Wsp2。
N型晶体管放置区同样包括扩散区对。隔离区部分Scn1和Scn2(第一隔离区部分)位于扩散区对的掺杂扩散区之间。隔离区部分Scn1具有间隔长度Lsn1和间隔宽度Wsn1，而隔离区部分Scn2具有间隔长度Lsn2和间隔宽度Wsn2。
除了实施例1中的那些结构特征外，图5中所示的单元C的结构特征还在于，提供伪掺杂扩散区Ddump用于形成隔离区部分Scp1和Scp2。因而，当某一区域中没有提供晶体管时，通过提供伪掺杂扩散区，也能够实现实施例1的效果。因此，STI应力的作用是一致的，从而抑制P型晶体管Tp1和Tp3特性的变化。由于同样结构特征应用于N型晶体管放置区，因此可抑制N型晶体管Tn1和Tn3特性的变化。
(实施例4)图6为示出根据本发明实施例4的单元结构的一个例子的平面图。如图6所示，单元C包括P型晶体管Tp1、Tp2和Tp3，N型晶体管Tn1、Tn2和Tn3，以及器件隔离区S。
在图6中，P型晶体管放置区包括作为P型晶体管Tp1的组成部分的掺杂扩散区31(第一掺杂扩散区)和作为P型晶体管Tp2的组成部分的掺杂扩散区32(第二掺杂扩散区)。掺杂扩散区31和32在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区31和32构成一个扩散区对。同样，P型晶体管放置区包括作为P型晶体管Tp2的组成部分的掺杂扩散区33(第一掺杂扩散区)和作为P型晶体管Tp3的组成部分的掺杂扩散区34(第二掺杂扩散区)。掺杂扩散区33和34在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区33和34构成另一扩散区对。
扩散区对的掺杂扩散区31和32在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被设置于相同的位置。另一扩散区对的掺杂扩散区33和34在栅极宽度方向上也具有相同的长度，且在栅极宽度方向上被设置于相同的位置。器件隔离区S在掺杂扩散区31和掺杂扩散区32之间的部分被称为隔离区部分Scp1(第一隔离区部分)。器件隔离区S在掺杂扩散区33和掺杂扩散区34之间的部分被称为隔离区部分Scp2(第一隔离区部分)。隔离区部分Scp1具有间隔长度Lsp1和间隔宽度Wsp1。隔离区部分Scp2具有间隔长度Lsp2和间隔宽度Wsp2。
N型晶体管放置区同样包括扩散区对。隔离区部分Scn1和Scn2(第一隔离区部分)位于扩散区对的掺杂扩散区之间。隔离区部分Scn1具有间隔长度Lsn1和间隔宽度Wsn1，而隔离区部分Scn2具有间隔长度Lsn2和间隔宽度Wsn2。
除了实施例1中的那些结构特征外，图6中所示的单元C的结构特征还在于，P型晶体管Tp1的掺杂扩散区31在栅极长度方向上的尺寸，即扩散长度Ldp2，大于标准尺寸，以使得隔离区部分Scp1的间隔长度Lsp1与隔离区部分Scp2的间隔长度Lsp2相等。换言之，掺杂扩散区31的扩散长度Ldp2与作为P型晶体管Tp1的组成部分的掺杂扩散区35的扩散长度Ldp1不同。如果晶体管栅极之间的间隔不一致，则将扩散长度Ldp2制成大于标准的扩散长度Ldp1，以使得间隔长度Lsp1与间隔长度Lsp2相等。结果，同样能实现实施例1的那些效果。因此，STI应力的作用是一致的，从而抑制P型晶体管Tp1、Tp2和Tp3特性的变化。同样的结构应用于N型晶体管放置区。将扩散长度Ldn2制成大于标准的扩散长度Ldn1，以使得间隔长度Lsn1与间隔长度Lsn2相等。因此，可抑制N型晶体管Tn1、Tn2和Tn3特性的变化。
(实施例5)图7为示出根据本发明实施例5的单元结构的一个例子的平面图。如图7所示，单元C包括P型晶体管Tp1、Tp2和Tp3，N型晶体管Tn1、Tn2和Tn3，以及器件隔离区S。
在图7中，P型晶体管放置区包括作为P型晶体管Tp1的组成部分的掺杂扩散区41(第一掺杂扩散区)和作为P型晶体管Tp2的组成部分的掺杂扩散区42(第二掺杂扩散区)。掺杂扩散区41和42在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区41和42构成一个扩散区对。同样，P型晶体管放置区包括作为P型晶体管Tp2的组成部分的掺杂扩散区43(第一掺杂扩散区)和作为P型晶体管Tp3的组成部分的掺杂扩散区44(第二掺杂扩散区)。掺杂扩散区43和44在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区43和44构成另一扩散区对。
扩散区对的掺杂扩散区41和42在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被设置于相同的位置。另一扩散区对的掺杂扩散区43和44在栅极宽度方向上也具有相同的长度，且在栅极宽度方向上被设置于相同的位置。器件隔离区S在掺杂扩散区41和掺杂扩散区42之间的部分被称为隔离区部分Scp1(第一隔离区部分)。器件隔离区S在掺杂扩散区43和掺杂扩散区44之间的部分被称为隔离区部分Scp2(第一隔离区部分)。隔离区部分Scp1具有间隔长度Lsp1和间隔宽度Wsp1。隔离区部分Scp2具有间隔长度Lsp2和间隔宽度Wsp2。
P型晶体管Tp1的掺杂扩散区41在栅极宽度方向上的尺寸，即扩散宽度Wdp2，大于P型晶体管Tp1的掺杂扩散区45的扩散宽度Wdp1。于是，隔离区部分Scp1的间隔宽度Wsp1与P型晶体管Tp2的栅极宽度一致。换言之，掺杂扩散区41的扩散宽度Wdp2与掺杂扩散区45的扩散宽度Wdp1不同，以使得扩散区对的掺杂扩散区41和42在栅极宽度方向上的长度相等，且被设置于栅极宽度方向上相同的位置处。
N型晶体管放置区同样包括扩散区对。隔离区部分Scn1和Scn2(第一隔离区部分)位于扩散区对的掺杂扩散区之间。隔离区部分Scn1具有间隔长度Lsn1和间隔宽度Wsn1，而隔离区部分Scn2具有间隔长度Lsn2和间隔宽度Wsn2。
N型晶体管Tn1的掺杂扩散区46的扩散宽度Wdn2，大于N型晶体管Tn1的另一掺杂扩散区47的扩散宽度Wdn1。于是，隔离区部分Scn1的间隔宽度Wsn1与N型晶体管Tn2的栅极宽度一致。换言之，掺杂扩散区46的扩散宽度Wdn2与掺杂扩散区47的扩散宽度Wdn1不同，以使得扩散区对的掺杂扩散区46和47在栅极宽度方向上的长度相等，且被设置在栅极宽度方向上相同的位置处。
除了实施例1中的那些结构特征外，图7中所示的单元C的结构特征还在于，即使P型晶体管Tp1的栅极宽度与P型晶体管Tp2的栅极宽度不同，掺杂扩散区41的扩散宽度Wdp2也大于掺杂扩散区45的扩散宽度Wdp1，以使得隔离区部分Scp1的间隔宽度Wsp1与较大的P型晶体管Tp2的栅极宽度相等。因此，同样能实现实施例1中的那些效果。因而，STI应力的作用是一致的，从而抑制P型晶体管Tp1、Tp2和Tp3特性的变化。同样结构特征适用于N型晶体管放置区。掺杂扩散区46的扩散宽度Wdn2大于掺杂扩散区47的扩散宽度Wdn1，以使得隔离区部分Scn1的间隔宽度Wsn1与较大的N型晶体管Tn2的栅极宽度相等。因此，可抑制N型晶体管Tn1、Tn2和Tn3特性的变化。
(实施例6)图8为示出根据本发明实施例6的单元结构的一个例子的平面图。如图8所示，单元C包括P型晶体管Tp1、Tp2、Tp3和Tp4，N型晶体管Tn1、Tn2、Tn3和Tn4，以及器件隔离区S。此处，P型晶体管Tp2是用于给单元C的输出负载电容充电/放电的晶体管，即输出级晶体管。
在图8中，P型晶体管放置区包括作为P型晶体管Tp2的组成部分的掺杂扩散区52(第一掺杂扩散区)和作为P型晶体管Tp1的组成部分的掺杂扩散区51(第二掺杂扩散区)。掺杂扩散区52和51在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区52和51构成第一扩散区对。同样，P型晶体管放置区包括作为P型晶体管Tp2的组成部分的掺杂扩散区53(第一掺杂扩散区)和作为P型晶体管Tp3的组成部分的掺杂扩散区54(第二掺杂扩散区)。掺杂扩散区53和54在栅极长度方向上并排放置，且其间插入有器件隔离区S。掺杂扩散区53和54构成第二扩散区对。换言之，第一扩散区对的掺杂扩散区52和第二扩散区对的掺杂扩散区53组成输出级晶体管Tp2。
第一扩散区对的掺杂扩散区51和52在栅极宽度方向上也具有相同的长度，且在栅极宽度方向上被设置于相同的位置。第二扩散区对的掺杂扩散区53和54在栅极宽度方向上也具有相同的长度，且在栅极宽度方向上被设置于相同的位置。器件隔离区S在掺杂扩散区52和掺杂扩散区51之间的部分被称为隔离区部分Scp1(第一隔离区部分)。器件隔离区S在掺杂扩散区53和掺杂扩散区54之间的部分被称为隔离区部分Scp2(第一隔离区部分)。隔离区部分Scp1具有间隔长度Lsp1和间隔宽度Wsp1。隔离区部分Scp2具有间隔长度Lsp2和间隔宽度Wsp2。在器件隔离区S位于P型晶体管Tp3的掺杂扩散区55和P型晶体管Tp4的掺杂扩散区56之间的部分中，在晶体管栅极长度方向的间距被称为间隔长度Lsp3。
N型晶体管放置区同样包括扩散区对。隔离区部分Scn1和Scn2(第一隔离区部分)位于扩散区对的掺杂扩散区之间。隔离区部分Scn1具有间隔长度Lsn1和间隔宽度Wsn1，而隔离区部分Scn2具有间隔长度Lsn2和间隔宽度Wsn2。在器件隔离区S位于N型晶体管Tn3的掺杂扩散区57和N型晶体管Tn4的掺杂扩散区58之间的部分中，在晶体管栅极长度方向的间距被称为间隔长度Lsn3。
图8中所示的单元C的结构特征在于，隔离区部分Scp1和Scp2存在于用作输出级晶体管的P型晶体管Tp2的两侧，隔离区部分Scp1的间隔长度Lsp1在间隔宽度Wsp1的范围内恒定，而隔离区部分Scp2的间隔长度Lsp2在间隔宽度Wsp2的范围内恒定。进一步，隔离区部分Scp1的间隔长度Lsp1与隔离区部分Scp2的间隔长度Lsp2相等。因而，STI应力对输出级晶体管的作用是一致的，从而抑制P型晶体管Tp2特性的变化。因为在所有的晶体管中，输出级晶体管Tp2的特性对单元C的延迟特性的作用最大，所以虽然P型晶体管Tp1和Tp3的特性可以变化，但是只要通过使用本实施例的结构来抑制P型晶体管Tp2特性的变化，单元C的延迟特性就不会产生明显变化。进一步，与实施例1相比，可以放宽布局的限制，从而改进单元设计的灵活性。上述结构特征也应用于N型晶体管放置区。在N型晶体管Tn2是输出级晶体管的情况下，可抑制N型晶体管Tn2特性的变化。
与实施例2中一样，在输出级晶体管的掺杂扩散区与单元边缘相邻的情况下，位于掺杂扩散区和单元边缘之间的隔离区部分在其间隔宽度的范围内优选地具有恒定的间隔长度。另外，该隔离区部分的间隔长度优选地是单元内其他隔离区部分的间隔长度的1/2。
(实施例7)本发明的实施例7关注包括多个在上述实施例中描述过的单元的半导体器件。图9显示了根据本发明实施例7的半导体器件的结构。图9中的半导体器件包括排列成行的多个单元C1、C2和C3。大多数排列的单元具有上述各实施例所描述的结构。本实施例的半导体器件可以包括电容单元和不对半导体器件的逻辑功能起作用的伪单元。在图9中，单元C3是电容单元。
因此，扩散区对被设置在图9的半导体器件中几乎所有区域，每个扩散区对由作为晶体管的组成部分的第一掺杂扩散区、以及第二掺杂扩散区构成，以使得第一掺杂扩散区和第二掺杂扩散区在栅极长度方向上并排设置，且其间插入有器件隔离区。在每个扩散区对中，第一掺杂扩散区和第二掺杂扩散区在栅极宽度方向上具有相同的长度，且在栅极宽度方向上被设置于相同的位置处。进一步，隔离区部分Scp1、Scp2、Scp3、...和Scn1、Scn2、Scn3、...位于扩散区对的第一掺杂扩散区和第二掺杂扩散区之间。每个隔离区部分在其间隔宽度范围内具有恒定的间隔长度。因而，可以抑制几乎所有半导体器件中晶体管的特性的变化。
图10为根据本实施例的半导体器件结构的另一个例子。在图10的半导体器件中，外围单元Cperi1、Cperi2和Cperi3处于单元行的边缘。外围单元Cperi1、Cperi2和Cperi3可以是任何类型的单元，它们不对半导体器件的功能起作用。
例如，外围单元Cperi3具有掺杂扩散区61(第一掺杂扩散区)。与外围单元Cperi3相邻的单元C4具有掺杂扩散区62(第二掺杂扩散区)，该掺杂扩散区62与邻接于外围单元Cperi3的单元边缘相邻。外围单元Cperi3的掺杂扩散区61和单元C4的掺杂扩散区62沿栅极宽度方向具有相同的长度，并且在栅极宽度方向上处于相同的位置处。隔离区部分Scpperi1是器件隔离区在掺杂扩散区61和62之间的部分，并且具有恒定的间隔长度。对于N形晶体管放置区域的隔离区部分Scpperi1也是同样的情况。通过这种方式，提供外围单元Cperi1、Cperi2和Cperi3，从而即使是在半导体器件的边缘处也可以实现恒定的器件间隔长度。
虽然在上述各实施例中，本发明的单元结构被同时应用于P型晶体管放置区和N型晶体管放置区，但是本发明的单元结构可以仅被应用于P型晶体管放置区和N型晶体管放置区中的任意一个。
根据本发明，能够抑制晶体管特性的变化。因而，本发明有助于诸如改进半导体器件的设计精度，减小半导体器件设计中的额外的设计余量，以及改进半导体器件的操作速度。
权利要求
1.一种半导体器件中的单元，包括多个扩散区对，每个扩散区对由作为晶体管的组成部分的第一掺杂扩散区、以及第二掺杂扩散区形成，使得第一掺杂扩散区和第二掺杂扩散区在栅极长度方向上并排设置，并且在两者之间插入有器件隔离区，其中，在每个扩散区对中，第一掺杂扩散区和第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处；以及作为器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分的第一隔离区部分具有恒定的间隔长度，并且其中所述扩散区对中的第一隔离区部分具有相同的间隔长度。
2.如权利要求1所述的单元，进一步包括第三掺杂扩散区，该第三掺杂扩散区与单元边缘相邻，并且两者之间插入有所述器件隔离区，其中，作为器件隔离区在第三掺杂扩散区和单元边缘之间的部分的第二隔离区部分具有恒定的间隔长度，该间隔长度为所述第一隔离区部分的间隔长度的1/2。
3.如权利要求1所述的单元，其中，在所述多个扩散区对的至少一个中，所述第二掺杂扩散区是不作为晶体管的组成部分的伪掺杂扩散区。
4.如权利要求1所述的单元，其中，在所述多个扩散区对的至少一个中，所述第一掺杂扩散区在栅极长度方向上的长度与作为同一晶体管的组成部分的另一掺杂扩散区在栅极长度方向上的长度不同。
5.如权利要求1所述的单元，其中，在所述多个扩散区对的至少一个中，所述第一掺杂扩散区在栅极宽度方向上的长度与作为同一晶体管的组成部分的另一掺杂扩散区在栅极宽度方向上的长度不同。
6.如权利要求1所述的单元，其中所述多个扩散区对包括第一扩散区对和第二扩散区对；并且所述第一扩散区对的第一掺杂扩散区和所述第二扩散区对的第一掺杂扩散区构成输出级晶体管，该输出级晶体管用于对所述单元的输出负载电容进行充电/放电。
7.如权利要求1所述的单元，其中，包括所述扩散区对的第一掺杂扩散区的那些晶体管具有相同的栅极宽度。
8.一种半导体器件，包括排列成行的多个单元，其中，所述多个单元包括多个如权利要求1所述的单元。
9.一种半导体器件，包括多个扩散区对，每个扩散区对由作为晶体管的组成部分的第一掺杂扩散区、以及第二掺杂扩散区构成，使得第一掺杂扩散区和第二掺杂扩散区在栅极长度方向上并排设置，并且在两者之间插入有器件隔离区，其中，在每个扩散区对中，第一掺杂扩散区和第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处；以及作为器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分的第一隔离区部分具有恒定的间隔长度。
10.一种半导体器件，包括排列成行的多个单元；以及设置在该单元行的末端的外围单元，所述外围单元包括第一掺杂扩散区，并且对所述半导体器件的功能不起作用，其中，所述第一掺杂扩散区和与所述外围单元相邻的单元的第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处，所述第二掺杂扩散区与所述外围单元的单元边缘相邻，并且器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分为隔离区部分，其具有恒定的间隔长度。
全文摘要
本发明公开了一种单元，该单元包括多个扩散区对，每个扩散区对由作为晶体管的组成部分的第一掺杂扩散区、以及第二掺杂扩散区构成，使得第一掺杂扩散区和第二掺杂扩散区在栅极长度方向上并排设置，并且在两者之间插入有器件隔离区。在每个扩散区对中，第一掺杂扩散区和第二掺杂扩散区在栅极宽度方向上具有相同的长度，并且被设置在栅极宽度方向上的相同位置处；作为器件隔离区在第一掺杂扩散区和第二掺杂扩散区之间的部分的第一隔离区部分具有恒定的间隔长度。在所述扩散区对中，第一隔离区部分具有相同的间隔长度。
文档编号H01L27/092GK101005068SQ20071000125
公开日2007年7月25日 申请日期2007年1月11日 优先权日2006年1月19日
发明者中西和幸 申请人:松下电器产业株式会社