一种集成u形沟道器件和鳍形沟道器件的集成电路及其制备方法
【专利摘要】本发明属于半导体器件制造【技术领域】，具体为一种集成U形沟道器件和鳍形沟道器件的集成电路及其制备方法。在半导体衬底内形成带有掺杂阱的沟槽隔离结构，掺杂阱上形成多晶硅牺牲栅极，并在其两侧分别形成源极和漏极，覆盖所形成的结构，淀积层间介质，抛光露出并蚀掉多晶硅牺牲栅极，通过光刻，在半导体衬底内形成U形沟道器件；再通过光刻，在半导体衬底内形成鳍形沟道结构，然后形成栅介质层和栅电极以形成鳍形沟道器件。本发明方法可在同一个芯片上集成鳍形沟道器件作为高性能器件并同时集成U形沟道器件作为低功耗器件，从而得到有很大形状差异的器件，获得小的关断电流和大的开启电流，提升芯片的性能。
【专利说明】一种集成U形沟道器件和鳍形沟道器件的集成电路及其制备方法
【技术领域】
[0001]本发明属于半导体器件制造【技术领域】，具体涉及一种集成U形沟道器件和鳍形沟道器件的集成电路及其制备方法。
【背景技术】
[0002]近年来，以硅集成电路为核心的微电子器件技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。随着半导体芯片集成度的不断增加，在芯片上往往需要同时集成高性能器件和低功耗器件，以提高芯片的性能。传统技术是通过调节器件的阈值电压来实现这两种器件，工艺过程复杂，难于控制。
[0003]在半导体器件尺寸不断缩小的同时，MOS晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。为解决随沟道长度的缩小而漏电流增大的问题，具有较长沟道长度的U形沟道器件和鳍形沟道器件(FinFET)被发明。U形沟道器件在不增大芯片面积的情况下可以有效增大沟道长度，从而可以降低漏电流。鳍形沟道器件具有漏电流小以及亚阈值摆幅小的特点，现已被广泛应用。
【发明内容】
[0004]本发明的目的在于提供一种同时集成U形沟道器件和鳍形沟道器件的集成电路及其制备方法，以方便的在同一个芯片上同时集成高性能器件和低功耗器件。
[0005]本发明所提供的同时集成U形沟道器件和鳍形沟道器件的集成电路的制备方法，具体步骤如下:
步骤S1:在半导体衬底内形成沟槽隔离结构并形成多个掺杂阱；
步骤S2:在所述多个掺杂阱之上分别形成多晶硅牺牲栅极，在所述多晶硅牺牲栅极的两侧分别形成栅极侧墙；
步骤S3:在所述多晶硅牺牲栅极的两侧分别形成源极和漏极；
步骤S4:在所形成的结构上，淀积层间介质，并抛光以露出所述多晶硅牺牲栅极，然后刻蚀掉所述多晶硅牺牲栅极，之后进行步骤S5或者S6 ；
步骤S5:首先通过光刻，暴露出需要形成U形沟道结构器件的区域，选择性刻蚀半导体衬底，在半导体衬底内形成U形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成U形沟道器件；接着再次通过光刻，暴露出需要形成鳍形沟道结构器件的区域，选择性刻蚀沟槽隔离结构，再各向同性刻蚀半导体衬底，在半导体衬底内形成鳍形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成鳍形沟道器件；
步骤S6:首先通过光刻，暴露出需要形成鳍形沟道结构器件的区域，选择性刻蚀沟槽隔离结构，再各向同性刻蚀半导体衬底，在半导体衬底内形成鳍形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成鳍形沟道器件；接着再次通过光刻，暴露出需要形成U形沟道结构器件的区域，选择性刻蚀半导体衬底，在半导体衬底内形成U形沟道结构，然后形成栅介质层和栅电极以形成U形沟道器件。
[0006]本发明中，进一步地，在所述步骤S5或者S6之后，或者在步骤S4和步骤S5之间，或者在步骤S4和S6之间，还包括步骤S7，所述步骤S7为:
首先通过光刻，暴露出需要形成鳍形沟道结构器件的区域，选择性刻蚀所述半导体衬底，在半导体衬底内形成U形沟道结构，再选择性刻蚀沟槽隔离结构，然后各向同性刻蚀所述半导体衬底，在半导体衬底内形成带U形沟道结构的鳍形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成带U形沟道的鳍形沟道器件。
[0007]本发明中，优选地，所述步骤S3中，在所述多晶硅牺牲栅极的两侧分别形成源极和漏极的方法是，通过离子注入工艺分别在半导体衬底形成内源极和漏极。
[0008]本发明中，优选地，所述步骤S3中:在所述多晶硅牺牲栅极的两侧分别形成源极和漏极的方法是，先在所述多晶硅牺牲栅极的两侧进行源、漏刻蚀，然后外延锗化硅或者碳化硅材料并进行离子注入，在所述多晶硅牺牲栅极的两侧分别形成源极和漏极。
[0009]本发明中，优选地，所述半导体衬底可以为硅或者绝缘体上的硅中的任意一种。
[0010]本发明中，步骤S5是在半导体衬底内选择的对应区域内先形成U形沟道器件然后再形成鳍形沟道器件；步骤S6是在半导体衬底内选择的对应区域内先形成鳍形沟道器件再形成U形沟道器件；步骤S7是在半导体衬底内选择的对应区域内形成带U形沟道的鳍形沟道器件。可选的，U形沟道器件、鳍形沟道器件和带U形沟道器件的鳍形沟道器件的形成顺序可以互换。
[0011]采用本发明的同时集成U形沟道器件和鳍形沟道器件的集成电路的制备方法，能在同一个芯片上集成鳍形沟道器件作为高性能器件，并同时集成U形沟道器件作为低功耗器件，从而得到有很大形状差异的集成电路器件，获得小的关断电流和大的开启电流，提升芯片的性能。
[0012]采用本发明的一种同时集成U形沟道器件和鳍形沟道器件的集成电路制备方法，还可以方便的在同一个芯片上同时集成带U形沟道的鳍形沟道器件，以得到更小的关断电流，降低芯片的功耗。
【专利附图】
【附图说明】
[0013]图1至图10是本发明的一种同时集成U形沟道器件和鳍形沟道器件的集成电路制备方法的一个实施例的工艺流程图；
图11是普通的平面MOSFET、使用水平沟道的FinFET器件和本专利申请中的U形沟道器件的鳍形沟道器件的转移特性曲线比较。
【具体实施方式】
[0014]下面结合附图与【具体实施方式】对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制备引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
[0015]首先，如图1和图2所示，其中，图2为图1所示结构沿AA方向的剖面图。在提供的半导体衬底200内形成沟槽隔离结构202，沟槽隔离结构202将半导体衬底200分割为多个有源区，然后通过离子注入工艺在所形成的有源区内形成掺杂阱，掺杂阱可以为η型掺杂阱，也可以为P型掺杂阱，图1展示了在相邻的有源区内分别形成η型掺杂阱203和P型掺杂阱204的一个实施例的俯视图示意图，其中η型掺杂阱203用于形成ρ型MOS (PMOS)器件，P型掺杂阱204用于形成η型MOS (NMOS)器件。沟槽隔离结构202的形成工艺通常为:先在半导体衬底200的表面形成一层缓存层201，接着在缓冲层201之上淀积一层硬掩膜层，半导体衬底200可以为硅或者绝缘体上的硅中的任意一种，缓冲层201通常为一层热生长的几纳米厚的氧化硅薄膜，硬掩膜层为氮化硅薄膜，氧化硅薄膜用于改善氮化硅薄膜与硅衬底的应力对硅衬底的影响。接下来通过光刻工艺定义出沟槽隔离结构202的位置，然后对氮化硅薄膜进行刻蚀，并以氮化硅薄膜为掩膜层对半导体衬底200进行刻蚀，在半导体衬底200内形成凹槽，之后在凹槽内淀积绝缘材料以形成沟槽隔离结构202，沟槽隔离结构202通常由二氧化硅材料形成。
[0016]剥除氮化硅掩膜层后，在所形成结构的表面淀积一层多晶硅，并在多晶硅层之上淀积一层防反射层205，防反射层205用于改善后续对多晶硅进行刻蚀时所形成的形状。接下来通过光刻工艺定义出多晶硅牺牲栅极的位置，然后对防反射层206和多晶硅层进行刻蚀，刻蚀后剩余的多晶硅材料形成多晶硅牺牲栅极504，如图3所示。
[0017]接下来，在多晶硅牺牲栅极504的两侧分别形成栅极侧墙206。然后，对半导体衬底200进行离子注入，首先在η型掺杂阱203内形成PMOS器件的ρ型源极301和ρ型漏极302 ;然后在ρ型掺杂阱204内形成NMOS器件的η型源极303和η型漏极304，如图4所示。可选的，可以先在栅极侧墙206的两侧进行源、漏刻蚀，然后选择性外延锗化硅材料或者碳化硅材料并进行离子注入，以分别形成PMOS器件和NMOS器件的源极和漏极。
[0018]接下来，覆盖所形成的结构，淀积一层层间介质207，并通过化学机械抛光技术对层间介质207进行抛光，直至露出多晶硅牺牲栅极504，然后刻蚀掉多晶硅牺牲栅极504，形成的结构如图5所示。层间介质207通常为绝缘材料，比如磷硅玻璃或二氧化硅。
[0019]接下来，通过光刻工艺定义出PMOS器件的区域，然后刻蚀掉暴露出的缓冲层201，接着选择性刻蚀半导体衬底200中的η型掺杂阱203，在η型掺杂阱203内形成U形凹槽，隐藏掉沟槽隔离结构202后的PMOS器件区域的三维结构示意图如图6所示。之后，淀积栅极介质和栅极金属并抛光，以形成PMOS器件的栅介质层401和栅电极402，所形成的PMOS器件的三维结构示意图如图7所示，其中PMOS器件为U形沟道器件。
[0020]接下来，通过光刻工艺定义出NMOS器件的区域，接着选择性刻蚀沟槽隔离结构202，然后对半导体衬底200中的ρ型掺杂阱204进行各向同性刻蚀，对ρ型掺杂阱204进行各向同性刻蚀后的NMOS器件区域的三维结构示意图如图8所示。之后，淀积栅极介质和栅极金属并抛光，以形成NMOS器件的栅介质层403和栅电极404，所形成的NMOS器件沿垂直于电流沟道长度方向的剖面图如图9所示，其中NMOS器件为鳍形沟道器件。
[0021]上面的实施例中是先形成U形沟道器件，再形成鳍形沟道器件。采用本发明的一种同时集成U形沟道器件和鳍形沟道器件的集成电路制备方法也可以先形成鳍形沟道器件，再形成U形沟道器件。
[0022]采用本发明的一种同时集成U形沟道器件和鳍形沟道器件的集成电路制备方法还可以方便的在同一芯片上同时集成带U形沟道的鳍形沟道器件，其主要形成过程可以为:在形成如图6所示的U形凹槽后，先对沟槽隔离结构202进行选择性刻蚀，然后对半导体衬底200进行各向同性刻蚀，形成带U形沟道的鳍形沟道结构，如图10所示。最后进行栅极介质和栅极金属的淀积和抛光，即可形成带U形沟道的鳍形沟道器件。上述实施例中是先形成U形沟道器件和鳍形沟道器件，然后形成U形沟道的鳍形沟道器件，由于在选中的半导体衬底的区域中形成其中一个器件时，可以对半导体衬底中的其它区域进行遮蔽，因此，不会对其它器件造成影响，所以可选的，本发明中的U形沟道器件、鳍形沟道器件和带U形沟道器件的鳍形沟道器件的形成顺序可以互换。
[0023]图11是普通的平面MOSFET、普通的水平沟道FinFET器件和本专利申请中的U形沟道器件的鳍形沟道器件的转移特性曲线比较。可以看到，普通的水平沟道FinFET的漏电流和亚阈值摆幅均比相同栅长的平面MOSFET小很多，同时驱动电流也有提升。而本专利申请实现的U型沟道FinFET与水平沟道的FinFET相比，能在几乎不降低驱动电流的情况下进一步减小器件的漏电流和亚阈值摆幅，其中亚阈值摆幅甚至能接近MOSFET的60mv/dec的极限。而且当器件其他尺寸不变，U型沟道FinFET的U型槽越深，漏电流就越小。
[0024]如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
【权利要求】
1.一种集成U形沟道器件和鳍形沟道器件的集成电路的制备方法，包括以下步骤: 步骤S1:在半导体衬底内形成沟槽隔离结构并形成多个掺杂阱； 步骤S2:在所述多个掺杂阱之上分别形成多晶硅牺牲栅极，在所述多晶硅牺牲栅极的两侧分别形成栅极侧墙； 步骤S3:在所述多晶硅牺牲栅极的两侧分别形成源极和漏极； 其特征在于，还包括以下步骤: 步骤S4:在所形成的结构上，淀积层间介质，并抛光以露出所述多晶硅牺牲栅极，然后刻蚀掉所述多晶硅牺牲栅极，之后进行步骤S5或者S6 ； 步骤S5:首先通过光刻，暴露出需要形成U形沟道结构器件的区域，选择性刻蚀半导体衬底，在半导体衬底内形成U形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成U形沟道器件；接着再次通过光刻，暴露出需要形成鳍形沟道结构器件的区域，选择性刻蚀沟槽隔离结构，再各向同性刻蚀半导体衬底，在半导体衬底内形成鳍形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成鳍形沟道器件； 步骤S6:首先通过光刻，暴露出需要形成鳍形沟道结构器件的区域，选择性刻蚀沟槽隔离结构，再各向同性刻蚀半导体衬底，在半导体衬底内形成鳍形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成鳍形沟道器件；接着再次通过光刻，暴露出需要形成U形沟道结构器件的区域，选择性刻蚀半导体衬底，在半导体衬底内形成U形沟道结构，然后形成栅介质层和栅电极以形成U形沟道器件。
2.如权利要求1所述的集成U形沟道器件和鳍形沟道器件的集成电路的制备方法，其特征在于，在所述步骤S5或者S6之后，或者在步骤S4和步骤S5之间，或者在步骤S4和S6之间，还包括步骤S7，所述步骤S7为: 首先通过光刻，暴露出需要形成鳍形沟道结构器件的区域，选择性刻蚀所述半导体衬底，在半导体衬底内形成U形沟道结构，再选择性刻蚀沟槽隔离结构，然后各向同性刻蚀所述半导体衬底，在半导体衬底内形成带U形沟道结构的鳍形沟道结构，去除光刻胶，然后形成栅介质层和栅电极以形成带U形沟道的鳍形沟道器件。
3.如权利要求1所述的集成U形沟道器件和鳍形沟道器件的集成电路的制备方法，其特征在于，所述步骤S3中，在所述多晶硅牺牲栅极的两侧分别形成源极和漏极的方法是，通过离子注入工艺分别在半导体衬底内形成源极和漏极。
4.如权利要求1所述的集成U形沟道器件和鳍形沟道器件的集成电路制备方法，其特征在于，所述步骤S3中:在所述多晶硅牺牲栅极的两侧分别形成的源极和漏极的方法是，先在所述多晶硅牺牲栅极的两侧进行源、漏刻蚀，然后外延锗化硅或者碳化硅材料并进行离子注入，在所述多晶硅牺牲栅极的两侧分别形成源极和漏极。
5.如权利要求1所述的集成U形沟道器件和鳍形沟道器件的集成电路的制备方法，其特征在于，所述半导体衬底为硅或者绝缘体上的硅中的任意一种。
6.采用如权利要求1-5之一所述的制备方法获得的集成U形沟道器件和鳍形沟道器件的集成电路。
【文档编号】H01L21/8234GK103956338SQ201410175378
【公开日】2014年7月30日 申请日期:2014年4月29日 优先权日:2014年4月29日
【发明者】王鹏飞, 周炜超 申请人:复旦大学