相变化存储装置及其制造方法
【技术领域】
[0001]本发明是有关一种存储装置及其制造方法，特别是一种相变化存储装置及其制造方法，其使加热器与相变化材料之间具有较小的接触面积。
【背景技术】
[0002]相变化存储装置为一种非挥发性随机存取存储器。相变化存储装置中的相变化材料可透过施加适当的电流而在结晶态与非结晶态之间转换。相变化材料的不同状态(例如结晶、半结晶、非结晶)代表不同的电阻值。一般而言，非结晶态者相较于结晶态者具有较高的电阻值，因此，透过量测电阻值即可存取资料。
[0003]为了改变相变化材料的结晶态，须以加热器对相变化材料加热。一种习知的相变化存储装置的加热器以及相变化材料间具有较大的接面，如此可获得较佳的导电特性。然而，使较大接面的相变化材料转换成结晶态需要较大的功耗，此外，反复转换相变化材料的结晶态容易产生空洞(void)，导致产品的可靠性降低。另一种习知的相变化存储装置则是在渐缩的凹槽内填充相变化材料，以使加热器以及相变化材料间的接面缩小。然而，上述结构在填充相变化材料时，由于凹槽底部较小，因此容易因填充不完全而形成空洞，同样导致产品的可靠性降低或直接报废。
[0004]有鉴于此，如何制造加热器以及相变化材料间的接面较小且可靠性佳的相变化存储装置便是目前极需努力的目标。
【发明内容】
[0005]本发明提供一种相变化存储装置及其制造方法，其是部分移除导电材料以使加热器的内径往相变化材料端逐渐缩小，进而使得加热器与相变化材料间的接触面积较小。依据此结构，以较小的电流即能够改变小范围相变化材料的结晶态，换言之，本发明不仅可降低功耗，且可避免产生空洞的缺陷。
[0006]本发明一实施例的相变化存储装置的制造方法包含提供包含一存取电路的一基板，其中存取电路包含至少一个导电接点；形成一导电结构于基板上，其中导电结构与导电接点电性连接，导电结构包含一导电材料以及一屏障层，且屏障层包围导电材料的一侧面以及一底面；部分移除屏障层，使屏障层的一顶表面低于导电材料的一顶表面；部分移除导电材料，使曝露出来的导电材料的内径由导电材料的底面往导电材料的顶表面逐渐缩小；形成一第二介电层以覆盖导电材料；以及薄化第二介电层，使导电材料曝露出来。
[0007]本发明另一实施例的相变化存储装置包含一基板以及至少一个存储单元。基板包含一存取电路。存储单元设置于基板并包含一底电极、一屏障层以及一加热器。底电极与存取电路电性连接，其中底电极设置于一第一介电层中。屏障层设置于底电极与第一介电层以及存取电路之间。加热器延伸自底电极，且加热器的一侧以一第二介电层覆盖并曝露出加热器的一顶表面，其中加热器的内径自底电极往加热器的顶表面逐渐缩小。
[0008]以下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
【附图说明】
[0009]图1至图12为一示意图，显示本发明一实施例的相变化存储装置的制造方法。
[0010]附图标记说明
[0011]10 基板
[0012]100、110 光阻层
[0013]11存取电路
[0014]12 闸极
[0015]20第一介电层
[0016]21 通孔
[0017]22屏障层
[0018]221 顶表面
[0019]23导电材料
[0020]231 顶表面
[0021]232底电极
[0022]233加热器
[0023]233a 斜面
[0024]30 遮罩
[0025]31 遮罩开口
[0026]311 斜面
[0027]40第二介电层
[0028]50相变化材料
[0029]60顶电极
【具体实施方式】
[0030]以下将详述本发明的各实施例，并配合图式作为例示。除了这些详细说明之外，本发明亦可广泛地施行于其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包含在本发明的范围内，并以申请专利范围为准。在说明书的描述中，为了使读者对本发明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部特定细节的前提下，仍可实施。此外，众所周知的步骤或元件并未描述于细节中，以避免对本发明形成不必要的限制。图式中相同或类似的元件将以相同或类似符号来表示。特别注意的是，图式仅为示意之用，并非代表元件实际的尺寸或数量，有些细节可能未完全绘出，以求图式的简洁。
[0031]请参照图1至图12，以说明本发明的一实施例的相变化存储装置的制造方法。首先，提供一基板10，其包含一存取电路11，其中存取电路11包含至少一个导电接点(未图示)。举例而言，基板10可为硅基板，但不限于此，其它适合的材料亦可作为基板10，例如陶瓷材料、有机材料或玻璃材料。存取电路11可包含一开关元件，例如金属氧化物半导体场效电晶体(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，如图1 中所示的MOSFET的闸极12。藉由控制MOSFET的闸极电压即可控制每一存储单元的读写。可以理解的是，存取电路11的导电接点可为平面状导电区域或为柱状的导电插塞。接着，形成一第一介电层20于基板10上，再形成至少一个通孔21贯穿第一介电层20，以使存取电路11的导电接点经由通孔21曝露出来。举例而言，利用光阻层100经由微影蚀刻制程即可形成相对应的凹槽21，如图1所示。于一实施例中，第一介电层20的材料可为氧化物或氮化物，例如二氧化硅、氮化硅、氮氧化硅或其它介电材料。
[0032]接着，形成一屏障层22于通孔21的侧壁以及底部，如图2所示。于一实施例中，屏障层22的材料可为钛、氮化钛、氮化钽或钽。举例而言，屏障层22可利用物理气相沉积(physical vapor deposit1n，PVD)、化学气相沉积(chemical vapor deposit1n，CVD)或原子层沉积(atomic layer deposit1n，ALD)等技术形成。接着，填充一导电材料23于通孔21中，并与存取电路11的导电接点电性连接，如图3所示。同样的，导电材料23能够以PVD、CVD、ALD等技术形成。于一实施例中，导电材料可为钨、钛、氮化钛、氮化铝钛或氮化硅钛。之后，移除部分第一导电材料23以及薄化第一介电层20，以平坦化第一介电层20并使第一介电层20的顶表面曝露出来，如图4所示。举例而言，以化学机械研磨(chemical-mechanical polish,CMP)的方式移除部分第一导电材料23以及薄化第一介电层20。图2至图4所示的步骤可视为形成一导电结构于基板10上，其中导电结构包含导电材料23以及屏障层22，且屏障层22包围导电材料23的一侧面以及一底面。
[0033]接着，部分移除屏障层22，使屏障层22的一顶表面221低于导电材料23的一顶表面231，如图5所示。举例而言，可利用CR-14等蚀刻剂来移除屏障层22。CR-14为Cyantek公司所生产的商业上可用的湿式蚀刻剂，其成份由(NH4) 2Ce (NO3) 6、撤(:与H2O按适当比例组成。CR-14蚀刻剂可用来移除屏障层22，但对第一介电层20的蚀刻速度很慢。可以理解的是，本发明不限于使用CR-14蚀刻剂，本发明所属技术领域的技术人员可依据屏障层22的材料以及第一介电层20材料的差异，选择适当的蚀刻剂。选择蚀刻剂的主要依据为蚀刻屏障层22以及第一介电层20时有高的选择比，更具体而言，选择蚀刻屏障层22比蚀刻第一介电层20快的蚀刻剂。
[0034]接着，部分移除导电材料23，使曝露出来的导电材料23的内径由导电材料23的底面往导电材料23的顶表面231逐渐缩小，其中未被移除导电材料的部分可视为一底电极232，而从底电极232延伸出来且内径逐渐缩小的导电材料23则可作为一加热器233，如图9所示。本发明所属技术领域的技术人员可利用现有的半导体制程制作内径逐渐缩小的加热器233。
[0035]请参照图6至图8，说明如何制作内径逐渐缩小的加热器233的实施例，但本发明不限于以图6至图8所示的流程所制作的内径逐渐缩小的加热器233。延续图5的步骤，部分移除屏障层22后可先形成一遮罩30于第一介电层20上，以