通过在所述至少两个区域中的任一个形成P型重掺杂区，以及在所述至少两个区域中的另一个形成N型重掺杂区，减缓了在负高压下的反型层效应，进而实现了上述电容的电容值的相对稳定，但是，由于耗尽层的存在，仍然不可避免的导致电容变小，其中，电容包括P型MOS电容和N型MOS电容，均可保证在负高压时，电容值的相对稳定，提升了电容组件的可靠性。
[0040]在上述技术方案中，优选地，所述场氧化层的厚度为1000埃至6000埃。
[0041]在该技术方案中，通过场氧化层的厚度为1000埃至6000埃，保证了金属层和阱区的有效隔尚。
[0042]在上述技术方案中，优选地，所述栅氧化层的厚度处于100埃至1000埃之间。
[0043]在该技术方案中，通过形成栅氧化层，完成了电容的核心结构的制作，其厚度设置是根据集成电路的应用需要而灵活设计的。
[0044]在上述技术方案中，优选地，所述多晶硅层的厚度处于2000埃至3000埃之间。
[0045]在上述技术方案中，优选地，所述隔离层的厚度处于5000埃至10000埃之间。
[0046]在上述技术方案中，优选地，所述金属层包括铝铜合金层。
[0047]在上述技术方案中，优选地，所述铝铜合金层的厚度为3000埃至15000埃。
[0048]在上述技术方案中，优选地，所述场氧化层的形成方法包括热氧化工艺。
[0049]在该技术方案中，通过热氧化工艺形成场氧化层，并由于场氧化层的结构致密，进一步保证了金属层和阱区的有效隔离。
[0050]如图4所示，根据本发明的实施例的电容MOS管在受到正电压载荷时，电容MOS管结构，包括:P阱区1，N阱区2，场氧化层3，栅氧化层4，N型重掺杂区5，多晶硅层6，P型重掺杂区7，隔离层8以及金属层9无反型层产生，也并无累加的电容产生。
[0051]如图5所示，电容MOS管在受到较高负电压载荷时，电容MOS管结构，包括:P阱区1，N阱区2，场氧化层3，栅氧化层4，N型重掺杂区5，多晶硅层6，P型重掺杂区7，隔离层8金属层9以及反型层10，但是由于增加了 P型重掺杂区，减缓了在负高压下的反型层效应，进而实现了上述电容的电容值的相对稳定，但是，由于耗尽层的存在，仍然不可避免的导致电容变小，其中，电容包括P型MOS电容和N型MOS电容，均可保证在负高压时，电容值的相对稳定，提升了电容组件的可靠性。
[0052]如图6所示，根据本发明的一个实施例的电容组件，包括:采用如上述任一项技术方案所述的电容的制备方法制备而成的电容；至少两个所述电容中的中任一个作为第一电容，至少两个所述电容中的中另一个作为第二电容，所述第一电容的多晶硅电极56与所述第二电容的P型电极51以及所述第二电容的N型电极53相连接；以及所述第二电容的多晶石圭电极52与所述第一电容的P型电极55以及所述第一电容的N型电极54相连接。
[0053]在该技术方案中，通过将上述两种电容采用上述方法进行环形连接，保证了电容组件的电容值相对稳定，提升了电容组件的可靠性，减小了电容组件的电流波动幅度。
[0054]如图8所示，根据本发明的一个实施例的电容加工方法制备而成的MOS管的1-V特性曲线图，在输入端(多晶硅电极)电势从负到正的整个交流过程中整体电容不变，只是在O电势附近有突变点，且实测此突变区域的最小值为平稳值的20%左右。
[0055]以上理论分析均是以poly为输入端的条件为前提进行分析论证，若把输入与输出更换，即将阱设为输入端，poly为输出端，1-V特性曲线图将会如图9所示，与poly输入端电容曲线Y轴对称。
[0056]如图10所示，根据本发明的另一个实施例的电容组件的示意图，在新结构的基础上对器件连接进行改进，将两个新结构MOS进行环接，即将其中一个电容的poly与另一个电容的阱相连接，并用Metal引出电极，如图10所示的电容组件的1-V特性曲线图如图11所示。
[0057]以上结合附图详细说明了本发明的技术方案，考虑到如何设计电容的制作方法和结构以实现在负高压下的电容值相对稳定的技术问题。因此，本发明提出了一种新的在负高压下的电容值相对稳定的电容的制作方法以及电容组件的应用方案，通过在所述至少两个区域中的任一个形成P型重掺杂区，以及在所述至少两个区域中的另一个形成N型重掺杂区，减缓了在负高压下的反型层效应，进而实现了上述电容的电容值的相对稳定提升了电容组件的可靠性。
[0058]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种电容的制作方法，其特征在于，包括: 在形成的P阱区和N阱区的硅片基材上形成场氧化层； 刻蚀去除所述N阱区的中心区域的上方的所述场氧化层； 在所述N阱区的中心区域的上方形成图形化的栅氧化层和多晶硅层，其中，在所述栅氧化层与所述场氧化层之间、所述N阱区上方的区域形成至少两个待注入离子的区域； 在所述至少两个区域中的任一个形成P型重掺杂区； 在所述至少两个区域中的另一个形成N型重掺杂区； 在形成所述N型重掺杂区和所述P型重掺杂区的硅片基材上形成隔离层； 在所述隔离层上对应所述P型重掺杂区、N型重掺杂区和多晶硅区的上方形成金属接触孔； 在所述金属接触孔上方形成金属层并对所述金属层进行图形化处理以形成P电极、N电极以及多晶硅电极。2.根据权利要求1所述的电容的制作方法，其特征在于，所述场氧化层的厚度为1000埃至6000埃。3.根据权利要求1所述的电容的制作方法，其特征在于，所述栅氧化层的厚度处于100埃至1000埃之间。4.根据权利要求1所述的电容的制作方法，其特征在于，所述多晶硅层的厚度处于2000埃至3000埃之间。5.根据权利要求1至4中任一项所述的电容的制作方法，其特征在于，所述隔离层的厚度处于5000埃至10000埃之间。6.根据权利要求1至4中任一项所述的电容的制作方法，其特征在于，所述金属层包括铝铜合金层。7.根据权利要求6所述的电容的制作方法，其特征在于，所述铝铜合金层的厚度为3000 埃至 15000 埃。8.根据权利要求1至4中任一项所述的电容的制作方法，其特征在于，所述场氧化层的形成方法包括热氧化工艺。9.一种电容，其特征在于，所述电容采用如权利要求1至8中任一项所述的电容的制作方法制备而成。10.一种电容组件，其特征在于，包括: 至少两个如权利要求1至8中任一项所述的电容的制作方法制备而成的电容； 至少两个所述电容中的中任一个作为第一电容，至少两个所述电容中的中另一个作为第二电容，所述第一电容的多晶硅电极与所述第二电容的P型电极以及所述第二电容的N型电极相连接；以及 所述第二电容的多晶硅电极与所述第一电容的P型电极以及所述第一电容的N型电极相连接。
【专利摘要】本发明提供了一种电容的制作方法、一种电容和一种电容组件，其中，电容的制作方法，包括：在形成的P阱区和N阱区的硅片基材上形成场氧化层；刻蚀去除N阱区的中心区域的上方的场氧化层；在N阱区的中心区域的上方形成图形化的栅氧化层和多晶硅层；在至少两个区域中的任一个形成P型重掺杂区；在至少两个区域中的另一个形成N型重掺杂区；在形成N型重掺杂区和P型重掺杂区的硅片基材上形成隔离层；在隔离层上对应P型重掺杂区、N型重掺杂区和多晶硅区的上方形成金属接触孔；在金属接触孔上方形成金属层并对金属层进行图形化处理以形成P电极、N电极以及多晶硅电极。通过本发明的技术方案，减缓了反型层效应和MOS管电容的容值减小。
【IPC分类】H01L23/64, H01L21/02
【公开号】CN105632889
【申请号】CN201410613591
【发明人】杜蕾
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2016年6月1日
【申请日】2014年11月4日