屏蔽栅沟槽mosfet的制造方法
【专利摘要】本发明公开了一种屏蔽栅沟槽MOSFET的制造方法，栅极结构采用如下步骤形成：形成硬质掩模层并定义出栅极形成区域；对半导体衬底进行刻蚀形成深沟槽；形成底部氧化层；形成源多晶硅；进行多晶硅回刻使源多晶硅和硬质掩模层顶部表面相平；去除硬质掩模层形成源多晶硅的顶部凸出结构；在源多晶硅的凸出部分的侧面形成氧化物刻蚀阻挡层组成的侧壁；以侧壁为自对准掩模对底部氧化层进行刻蚀形成顶部沟槽和源多晶硅的两个侧面的多晶硅间隔离氧化层；在顶部沟槽的侧面形成栅介质层；在顶部沟槽中填充形成多晶硅栅。本发明能在降低器件的阈值电压的同时降低器件的栅源漏电。
【专利说明】
屏蔽栅沟槽MOSFET的制造方法
技术领域
[0001]本发明涉及一种半导体集成电路制造方法，特别是涉及一种屏蔽栅(ShieldGateTrench，SGT)深沟槽MOSFET的制造方法。
【背景技术】
[0002]如图1A至图1N所示，是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图；这种方法是采用自下而上的方法形成具有屏蔽栅的深沟槽分离侧栅结构，包括如下步骤:
[0003]步骤一、如图1A所不，提供一半导体衬底如娃衬底101;在半导体衬底101的表面形成硬质掩模层102，硬质掩模层102能采用氧化层，或采用氧化层加氮化层。
[0004]如图1B所示，之后采用光刻工艺对硬质掩模层102进行刻蚀定义出栅极形成区域，之后再以硬质掩模层102为掩模对半导体衬底101进行刻蚀形成深沟槽103。
[0005]步骤二、如图1C所示，在深沟槽103的侧面和底部表面形成氧化层104。
[0006]步骤三、如图1D所示，在所述深沟槽103中填充源多晶硅105，该源多晶硅105即为源多晶硅，源多晶硅105—般和源极相连，用于形成屏蔽栅。
[0007]步骤四、如图1E所示，对源多晶硅105进行回刻，该回刻将深沟槽103外的源多晶硅105都去除，深沟槽103内的源多晶硅105顶部和半导体衬底101相平。
[0008]如图1F所示，将深沟槽103顶部区域的氧化层104去除。
[0009]步骤五、如图1G所示，进行热氧化工艺同时形成栅氧化层106a和多晶硅间隔离介质层106b。
[0010]如图1H所示，形成多晶硅栅107，多晶硅栅107即为深沟槽栅。
[0011]如图1I所示，对多晶硅栅107进行回刻，回刻后的多晶硅栅107仅位于深沟槽103顶部的源多晶硅105两侧；由此可知，同一深沟槽103的两侧面之间的多晶硅栅107呈分离结构，为了和完全填充于深沟槽顶部的多晶硅栅组成的深沟槽栅相区别，将这种形成于深沟槽侧壁的具有分离式结构的深沟槽栅称为深沟槽分离侧栅。
[0012]步骤六、如图11所示，形成阱区108，源区109。
[0013]如图1J所示，形成层间膜110，接触孔，标记11Ia所对应的接触孔对应于未填充金属之前的结构。较佳为，在刻蚀形成接触孔Illa之后，还需要在源区109顶部所对应的接触孔Illa的底部形成阱区接触区。
[0014]如图1K所示，之后在接触孔Illa中填充金属，填充金属后的接触孔用标记111标不O
[0015]如图1L所示，形成正面金属层112。
[0016]如图1M所示，采用光刻刻蚀工艺对正面金属层112进行图形化分别形成源极和栅极，其中源极通过接触孔和底部的源区109、阱区接触区109以及源多晶硅105接触，栅极通过接触孔和多晶硅栅107接触。
[0017]如图1N所示，之后形成在半导体衬底101的背面形成漏区和背面金属层113，由背面金属层113组成漏极。
[0018]现有方法中，多晶硅栅107的一个侧面通过栅氧化层106a和阱区108隔离，阱区108的被多晶硅栅107侧面覆盖的表面用于形成沟道。由图1N所示可知，上述现有方法形成的多晶硅栅107仅位于深沟槽顶部的侧壁，这种具有侧壁多晶硅结构的垂直器件能够增加工作电流;同时源多晶硅105填充于整个深沟槽中，源多晶硅105能形成良好的屏蔽，具有较小的底部电容，从而能减少源漏或栅漏的输入电容，提高频率特性。
[0019]由上可知，上述具有侧壁多晶硅结构的多晶硅栅为具有屏蔽栅的分离侧栅结构的深沟槽栅MOSFET器件，或称左右结构的屏蔽栅沟槽M0SFET，在现有形成工艺方法中是使用自底向上的工艺实现方法，由图1G所示可知栅氧化层106a以及屏蔽栅的隔离介质层即多晶硅间隔离介质层106b同时形成，这样栅极氧化层106a就决定了深沟槽栅即多晶硅栅107和屏蔽栅即源多晶硅105之间的隔离水平，当栅氧化层106a厚度较薄时，容易造成栅源之间的漏电，这样就束缚了该结构在低阈值电压即开启电压器件中的应用。由此可知，为了得到低阈值电压器件，就需要采用较薄的栅氧化层106a，而较薄的栅氧化层106a会同时使多晶硅间隔离介质层106b的厚度降低从而增加栅源之间的漏电，所以现有方法无法解决降低阈值电压和降低栅源漏电之间的矛盾。
【发明内容】
[0020]本发明所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET的制造方法，能在降低器件的阈值电压的同时降低器件的栅源漏电。
[0021 ]为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET的制造方法的栅极结构采用如下步骤形成:
[0022]步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除。
[0023]步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行刻蚀形成深沟槽。
[0024]步骤三、采用淀积工艺在所述深沟槽的底部表面和侧面形成底部氧化层。
[0025]步骤四、进行第一次多晶硅生长在所述深沟槽中填充多晶硅形成源多晶硅。
[0026]步骤五、对所述源多晶硅进行回刻，回刻后的所述源多晶硅的顶部表面和所述硬质掩模层顶部表面相平。
[0027]步骤六、去除所述硬质掩模层，所述硬质掩模层去除后所述源多晶硅的顶部表面凸出于所述半导体衬底表面。
[0028]步骤七、进行氧化物刻蚀阻挡层的生长和回刻从而在所述源多晶硅的凸出部分的侧面形成由所述氧化物刻蚀阻挡层组成的侧壁。
[0029]步骤八、以所述侧壁为自对准掩模对所述底部氧化层进行刻蚀，该刻蚀后在所述源多晶硅两侧形成顶部沟槽以及在所述源多晶硅的两个侧面形成多晶硅间隔离氧化层;所述多晶硅间隔离氧化层由位于所述侧壁底部的未被刻蚀掉的所述底部氧化层组成。
[0030]步骤九、在所述顶部沟槽的侧面形成栅介质层。
[0031]步骤十、进行第二次多晶硅生长并进行多晶硅回刻在所述顶部沟槽中填充由多晶硅组成的多晶硅栅。
[0032]进一步的改进是，栅极结构形成之后，还包括如下步骤:
[0033]步骤十一、进行离子注入在所述半导体衬底中形成第二导电类型的阱区；进行第一导电类型重掺杂的源注入在所述阱区表面形成源区；对所述阱区和所述源区进行热退火推进工艺。
[0034]步骤十二、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述源多晶硅接触，所述栅极通过接触孔和所述所述多晶硅栅接触。
[0035]步骤十三、对所述半导体衬底背面进行减薄并形成第一导电类型重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。
[0036]进一步的改进是，屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，在所述导通区外侧形成有源多晶硅引出区，所述源多晶硅引出区中的栅极结构和所述导通区的栅极结构采用相同的工艺形成;所述导通区中的各所述原胞的深沟槽和所述源多晶硅引出区的深沟槽相连通，所述导通区中的各所述原胞的源多晶硅和所述源多晶硅引出区的源多晶硅相连接并通过形成于所述源多晶硅引出区的源多晶硅顶部的接触孔连接到所述源极。
[0037]进一步的改进是，所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述深沟槽都位于所述硅外延层内。
[0038]进一步的改进是，步骤一中所述硬质掩模层由氧化层组成。
[0039]进一步的改进是，步骤七中所述氧化物刻蚀阻挡层由氮化硅组成。
[0040]进一步的改进是，步骤八中所述多晶硅间隔离氧化层的厚度由所述侧壁的横向宽度确定。
[0041]进一步的改进是，步骤九中所述栅介质层为栅氧化层;所述栅氧化层采用热氧化工艺形成。
[0042]进一步的改进是，步骤十二中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
[0043]进一步的改进是，屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型，所述半导体衬底为N型掺杂;或者，屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型，所述半导体衬底为P型掺杂。
[0044]本发明实现了栅介质层和多晶硅间隔离氧化层之间的分开形成，这样栅介质层和多晶硅间隔离氧化层的厚度各自独立，本发明能够通过降低栅介质层的厚度而得到低阈值电压器件，同时能够通过增加多晶硅间隔离氧化层来降低栅源之间的漏电，所以本发明消除了现有方法在降低阈值电压和降低栅源漏电之间具有矛盾的问题，使得本发明能在降低器件的阈值电压的同时降低器件的栅源漏电；也即本发明解决了现有器件中栅源漏电会随栅介质层减薄而增加的工艺瓶颈问题，尤其适用于低开启电压器件的制作。
[0045]另外，本发明的多晶硅间隔离氧化层是通过在源多晶硅的顶部形成凸出部分并在凸出部分的侧面形成侧壁并以侧壁为自对准掩模对底部氧化层进行刻蚀形成，所以多晶硅间隔离氧化层的单独形成采用自对准工艺就能实现，不需要增加额外的光刻工艺，具有较低的工艺成本。
【附图说明】
[0046]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0047]图1A-图1N是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图；
[0048]图2是本发明实施例方法流程图；
[0049]图3A-图3K是本发明实施例方法各步骤中的器件结构示意图。
【具体实施方式】
[0050]如图2所示，是本发明实施例方法流程图；如图3A至图3K所示，是本发明实施例方法各步骤中的器件结构示意图。本发明实施例屏蔽栅沟槽MOSFET的制造方法的栅极结构采用如下步骤形成:
[0051]步骤一、如图3A所示，提供一半导体衬底I，所述半导体衬底I表面形成硬质掩模层201，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层201去除。
[0052]较佳为，所述半导体衬底I为硅衬底，在所述硅衬底I表面形成有硅外延层。所述硬质掩模层201由氧化层组成。
[0053]步骤二、如图3A所示，以刻蚀后的所述硬质掩模层201为掩模对所述半导体衬底I进行刻蚀形成深沟槽202。较佳为，所述深沟槽202都位于所述硅外延层内。
[0054]本发明实施例中，屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，每一个原胞和一个深沟槽202相对应，最后各原胞会形成并联结构。在所述导通区外侧形成有源多晶娃引出区。
[0055]所述源多晶硅引出区中的栅极结构和所述导通区的栅极结构采用相同的工艺形成；步骤二中所述源多晶硅引出区的深沟槽单独用沟槽202a标记，所述导通区中的各所述原胞的深沟槽202和所述源多晶硅引出区的深沟槽202a相连通。
[0056]步骤三、如图3B所示，采用淀积工艺在所述深沟槽202的底部表面和侧面形成底部氧化层2。由于本发明实施例中是采用淀积工艺形成所述底部氧化层2，淀积工艺会在所述深沟槽2的内侧的所述半导体衬底I表面和所述深沟槽顶端的所述硬质掩模层201的侧面以及所述深沟槽外的所述硬质掩模层201的表面同时形成。由于所述底部氧化层2会同时形成于所述深沟槽2的内侧的所述半导体衬底I表面和所述深沟槽顶端的所述硬质掩模层201的侧面，故形成所述底部氧化层2后的所述深沟槽202的顶部到底部之间的侧面呈连续结构。
[0057]步骤四、如图3B所示，进行第一次多晶硅生长在所述深沟槽202中填充多晶硅形成源多晶硅3;所述源多晶硅引出区的源多晶硅单独用标记3a表示。
[0058]步骤五、如图3B所示，对所述源多晶硅3进行回刻，回刻后的所述源多晶硅3的顶部表面和所述硬质掩模层201顶部表面相平。
[0059]步骤六、如图3C所示，去除所述硬质掩模层201，所述硬质掩模层201去除后所述源多晶硅3的顶部表面凸出于所述半导体衬底I表面。
[0060]步骤七、如图3D所示，进行氧化物刻蚀阻挡层的生长和回刻从而在所述源多晶硅3的凸出部分的侧面形成由所述氧化物刻蚀阻挡层组成的侧壁203。
[0061]所述氧化物刻蚀阻挡层用于进行氧化物刻蚀时对所述氧化物刻蚀阻挡层底部的氧化物进行保护，较佳为，所述氧化物刻蚀阻挡层由氮化硅组成。
[0062]步骤八、如图3E所示，以所述侧壁203为自对准掩模对所述底部氧化层2进行刻蚀，该刻蚀后在所述源多晶硅3两侧形成顶部沟槽204以及在所述源多晶硅3的两个侧面形成多晶硅间隔离氧化层4;所述多晶硅间隔离氧化层4由位于所述侧壁203底部的未被刻蚀掉的所述底部氧化层2组成。
[0063]本发明实施例中，所述多晶硅间隔离氧化层4的厚度由所述侧壁203的横向宽度确定。所述侧壁203的横向宽度则能够通过所述源多晶硅3的上凸部分的厚度和宽度、所述氧化物刻蚀阻挡层的生长和回刻工艺的参数进行调节，这些都很方便实现。
[0064]步骤九、如图3F所示，在所述顶部沟槽204的侧面形成栅介质层5。
[0065]较佳为，所述栅介质层5为栅氧化层;所述栅氧化层采用热氧化工艺形成。
[0066]步骤十、如图3G所示，进行第二次多晶硅生长并进行多晶硅回刻在所述顶部沟槽204中填充由多晶硅组成的多晶硅栅6。
[0067]栅极结构形成之后，还包括如下步骤:
[0068]步骤十一、如图3H所示，进行离子注入在所述半导体衬底I中形成第二导电类型的阱区7;进行第一导电类型重掺杂的源注入在所述阱区7表面形成源区8;对所述阱区7和所述源区8进行热退火推进工艺。
[0069]步骤十二、如图31所示，在所述半导体衬底I正面形成层间膜9，之后进行光刻刻蚀形成接触孔205，标记205表示接触孔开口形成后、金属填充前的状态。
[0070]较佳为，所述接触孔205的开口形成后、金属填充前，还包括在和所述源区8相接触的接触孔205的底部进行重掺杂注入形成阱区接触区的步骤。
[0071]如图3J所示，在进行接触孔的金属填充，填充金属后的接触孔用标记10表示。之后形成正面金属层11，对所述正面金属层11进行光刻刻蚀形成源极和栅极。
[0072]所述源极通过接触孔10和所述源区8以及所述源多晶硅3接触，且本发明实施例中，所述导通区中的各所述原胞的源多晶硅3和所述源多晶硅引出区的源多晶硅3a相连接并通过形成于所述源多晶硅引出区的源多晶硅3a顶部的接触孔10连接到所述源极。
[0073]所述栅极通过接触孔10和所述所述多晶硅栅6接触。
[0074]步骤十三、如图3K所示，对所述半导体衬底I背面进行减薄并形成第一导电类型重掺杂的漏区，在所述漏区的背面形成背面金属层12作为漏极。
[0075]本发明实施例中，屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型，所述半导体衬底I为N型掺杂。在其它实施例中，也能为:屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型，所述半导体衬底I为P型掺杂。
[0076]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，栅极结构采用如下步骤形成:步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除； 步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行刻蚀形成深沟槽； 步骤三、采用淀积工艺在所述深沟槽的底部表面和侧面形成底部氧化层； 步骤四、进行第一次多晶硅生长在所述深沟槽中填充多晶硅形成源多晶硅； 步骤五、对所述源多晶硅进行回刻，回刻后的所述源多晶硅的顶部表面和所述硬质掩模层顶部表面相平； 步骤六、去除所述硬质掩模层，所述硬质掩模层去除后所述源多晶硅的顶部表面凸出于所述半导体衬底表面； 步骤七、进行氧化物刻蚀阻挡层的生长和回刻从而在所述源多晶硅的凸出部分的侧面形成由所述氧化物刻蚀阻挡层组成的侧壁； 步骤八、以所述侧壁为自对准掩模对所述底部氧化层进行刻蚀，该刻蚀后在所述源多晶硅两侧形成顶部沟槽以及在所述源多晶硅的两个侧面形成多晶硅间隔离氧化层;所述多晶硅间隔离氧化层由位于所述侧壁底部的未被刻蚀掉的所述底部氧化层组成； 步骤九、在所述顶部沟槽的侧面形成栅介质层； 步骤十、进行第二次多晶硅生长并进行多晶硅回刻在所述顶部沟槽中填充由多晶硅组成的多晶硅栅。2.如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:栅极结构形成之后，还包括如下步骤: 步骤十一、进行离子注入在所述半导体衬底中形成第二导电类型的阱区；进行第一导电类型重掺杂的源注入在所述阱区表面形成源区；对所述阱区和所述源区进行热退火推进工艺； 步骤十二、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述源多晶硅接触，所述栅极通过接触孔和所述所述多晶硅栅接触； 步骤十三、对所述半导体衬底背面进行减薄并形成第一导电类型重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。3.如权利要求2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，在所述导通区外侧形成有源多晶硅引出区，所述源多晶硅引出区中的栅极结构和所述导通区的栅极结构采用相同的工艺形成;所述导通区中的各所述原胞的深沟槽和所述源多晶硅引出区的深沟槽相连通，所述导通区中的各所述原胞的源多晶硅和所述源多晶硅引出区的源多晶硅相连接并通过形成于所述源多晶硅引出区的源多晶硅顶部的接触孔连接到所述源极。4.如权利要求1或2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述深沟槽都位于所述硅外延层内。5.如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤一中所述硬质掩模层由氧化层组成。6.如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤七中所述氧化物刻蚀阻挡层由氮化硅组成。7.如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤八中所述多晶硅间隔离氧化层的厚度由所述侧壁的横向宽度确定。8.如权利要求1所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤九中所述栅介质层为栅氧化层;所述栅氧化层采用热氧化工艺形成。9.如权利要求2所述的屏蔽栅沟槽MOSFET的制造方法，其特征在于:步骤十二中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。10.如权利要求2所述的屏蔽栅沟槽MO S F E T的制造方法，其特征在于:屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型，所述半导体衬底为N型掺杂；或者，屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型，所述半导体衬底为P型掺杂。
【文档编号】H01L21/28GK105870022SQ201610374749
【公开日】2016年8月17日
【申请日】2016年5月31日
【发明人】颜树范
【申请人】上海华虹宏力半导体制造有限公司