局部层转移的系统和方法
【专利摘要】实施例包括一种装置，所述装置包括：第一层，所述第一层包括第一半导体开关元件，所述第一层耦合到第一接合材料的第一部分；以及第二层，所述第二层包括第二半导体开关元件，所述第二层耦合到第二接合材料的第二部分；其中，(a)第一层位于第二层之上，(b)第一部分直接连接到第二部分，并且(c)第一部分的第一侧壁是不均匀锯齿状的。本文中描述了其它实施例。
【专利说明】
局部层转移的系统和方法
技术领域
[0001]实施例解决了晶格失配的半导体器件。
【背景技术】
[0002]可以通过开发例如高质量的元素硅(Si)衬底上的m-v半导体或Si衬底上的IV半导体来实现各种电子和光电子器件。能够实现m-v或IV材料的性能优点的表面层可以承载各种高性能的电子器件，例如由诸如但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)、和硅锗(SiGe)之类的极高迀移率的材料制作的CMOS和量子阱(QW)晶体管。诸如激光器、检测器和光伏电池之类的光学器件以及电子器件还可以由诸如但不限于砷化镓(GaAs)和铟镓砷(InGaAs)的各种其它直接带隙材料来制作。
[0003]然而，m-v和IV材料在Si衬底上的生长呈现出许多挑战。由m-v半导体外延(EPI)层与Si半导体衬底之间或IV半导体EPI层与Si半导体衬底之间的晶格失配、极性-非极性(polar-on-nonpolar)失配、以及热失配产生了晶体缺陷。当EPI层与衬底之间的晶格失配超过几个百分点时，由失配引起的应变变得过大并且在EPI层中产生缺陷。一旦膜厚度大于临界厚度(即，膜在该厚度以下是完全应变的并且在该厚度以上是局部弛豫的)，就通过在膜和衬底的界面处以及在EPI膜中建立错配位错来使应变弛豫。EPI晶体缺陷可以采用穿透位错、堆垛层错和孪晶(twins)的形式。许多缺陷(特别是穿透位错和孪晶)倾向于传播到制作半导体器件的“器件层”中。通常，缺陷产生的严重性和m-v半导体与Si衬底之间或IV半导体与Si衬底之间的晶格失配的量相互关联。
【附图说明】
[0004]根据所附权利要求、一个或多个示例性实施例的以下【具体实施方式】、以及相对应的附图，本发明的实施例的特征和优点将变得显而易见，在附图中:
[0005]图1描绘了常规的纵横比限制结构，并且图2描绘了常规的晶格失配桥接缓冲体；
[0006]图3描绘了本发明的实施例中的未耦合的施主晶圆和受主晶圆；
[0007]图4描绘了在完成局部层转移之前的本发明的实施例中的耦合的施主晶圆和受主晶圆;
[0008]图5描绘了在完成局部层转移之后的本发明的实施例中的耦合的施主晶圆和受主晶圆;
[0009]图6描绘了在完成局部层转移和互连堆积之后的本发明的实施例中的耦合的施主晶圆和受主晶圆；
[0010]图7描绘了本发明的实施例中的局部层转移方法中的阶段；以及
[0011]图8描绘了本发明的实施例中的局部层转移方法中的阶段。
【具体实施方式】
[0012]现在将参照附图，在附图中，相同结构可以被提供有相同的后缀附图标记。为了更清楚地示出各个实施例的结构，本文中所包括的附图是半导体/电路结构的图解表示。因此，所制造的集成电路结构(例如，在显微照片中)的实际外观可以在仍并入所示实施例的要求保护的结构的同时看起来不同。此外，附图可以只示出有助于理解所示实施例的结构(例如，简化图4的部分401以更好地专注于层401、451的耦合部分而不是专注于层401的细节(例如晶体管))。可以不包括本领域中公知的附加结构以保持附图的清晰。例如，不必示出半导体器件中的每一层。“实施例”、“各个实施例”等指示如此描述的(多个)实施例可以包括特定的特征、结构或特性，但不是每一个实施例都必须包括所述特定的特征、结构或特性。一些实施例可以具有针对其它实施例而描述的特征中的一些、全部特征或不具有这些特征。“第一”、“第二”、“第三”等描述共同的对象并且指示涉及的是相同对象的不同实例。这样的形容词并不暗示如此描述的对象必须采用时间上、空间上的给定顺序、采用排序、或采用任何其它方式。“连接”可以指示元件彼此直接物理或电接触;并且“耦合”可以指示元件彼此协作或交互，但是元件可以或可以不直接物理或电接触。另外，虽然相似的或相同的附图标记可以用于标示不同图中的相同或相似的部分，但这样做并不意味着包括相似或相同附图标记的所有图组成单个或相同的实施例。
[0013]用于管理晶格失配的常规技术包括纵横比捕获(ART)13ART是基于以特定角度向上传播的穿透位错。如图1中所看到的，在ART中，在具有足够高的纵横比的第一半导体(SI)1I中制造沟槽，以使得位于沟槽中的第二半导体(S2) 103中的缺陷终止于沟槽的侧壁并且使终止处以上的任何层无缺陷。沟槽可以或可以不包括屏障116。
[0014]如图2中所看到的，用于管理晶格失配的构造中的缺陷的另一种常规的技术包含沉积厚的缓冲体217(例如，0.5或更大微米厚的)，缓冲体217桥接SI衬底201与感兴趣的层(例如，包括m-V材料S2 203等的器件层)之间的晶格常数差异。缓冲体可以位于屏障部分216之间。在这样的常规技术中，复杂的退火工艺和组分渐变工艺用于在厚的缓冲体内将缺陷“弯曲”到彼此中，从而消除缺陷。许多厚的缓冲体技术是消耗时间的、昂贵的，包括不期望的缓冲体表面粗糙度，并且最小缺陷密度仍然保持为高的。
[0015]此外，随着缩放的进步和器件变得更小，可用于沟槽或阱的空间缩小。然而，不能容易地缩放缓冲体。因此，可能需要将缓冲体与ART结构耦合。尽管ART可以减小必要的过渡层/缓冲体厚度，但是ART结构自身需要非常高纵横比的图案化。并且随着缩放的进步，制作非常高纵横比的结构变得更加困难，因为可用于结构(例如，沟槽)的空间随着器件更小而受到限制。
[0016]尽管存在具有非常相似的晶格参数的某些组的材料(例如，锗和砷化镓)，但是在不使用缓冲体的情况下(或者在使用小的缓冲体的情况下)采用异质的方式将这些材料互相集成的成果有限。
[0017]除了ART和基于缓冲体的技术以外，还可以通过层转移工艺来解决具有非常不同的晶格常数的材料的异质集成。然而，层转移也具有缺点。例如，层转移典型地包含整个层从施主晶圆转移到相似尺寸的接收晶圆。因此，转移具有“低粒度”，并且对于接收晶圆的一些部分，实施层转移不是理想的，但是对于相同晶圆的其它部分，实施层转移是理想的。
[0018]相比之下，实施例包含层转移，但接收晶圆的仅局部量被经转移的层覆盖。在完成局部层转移之后，各个实施例包括材料的经转移的异质构造的“岛”，其中，来自施主受主的岛现在合并到接收晶圆而不覆盖(或几乎不覆盖)整个接收晶圆。在一些情况下这可能导致成本降低(仅仅使用施主晶圆的一部分代替来自施主晶圆的整个层)或互连集成简化。例如，与完全的晶圆层转移相比，具有经转移的材料的岛将消除必须对区域进行蚀刻以实现层间互连(如传统的层转移的情况)，或者如果期望的层间互连非常大，那么可以更简单地完成电镀工艺。
[0019]这种实施例不仅可以通过只使用施主晶圆的一部分而导致成本降低，而且施主晶圆自身不需要与接收施主为相同的尺寸(典型地如常规的层转移的情况)。换言之，对于常规地完成层转移，施主和受主晶圆在尺寸上“相匹配”，所以整个经转移的层掩盖或覆盖整个接收晶圆。但是在实施例中，施主晶圆小于接收晶圆(但是在其它实施例中，施主晶圆可能在尺寸上等于或在尺寸上大于接收晶圆)。具有小于接收晶圆的施主晶圆是可取的，因为施主晶圆可以包括独特的非Si材料。生长这样的独特材料和相对应的器件可能难以在较大的晶圆直径(例如，300mm直径的晶圆)上进行。
[0020]不管施主和/或受主晶圆的尺寸，各个实施例提供了将材料的层(例如，单晶材料)从施主晶圆局部转移到受主晶圆的方法。这样做可以有助于管理施主晶圆的材料与接收晶圆中的一些其它材料之间的晶格失配，所述接收晶圆中的一些其它材料具有与施主晶圆的材料(例如，单晶材料)的晶格失配。更一般而言，实施例可以有助于管理施主晶圆的材料与接收晶圆中的一些其它材料之间的晶格失配，所述接收晶圆中的一些其它材料具有与施主晶圆的材料的晶格失配。
[0021]实施例通过接收晶圆上的仅期望的区域中的受控接合来促进局部层转移，这可以采用如下所述的不同方式来完成。另外，这样的实施例允许在层转移之后制作器件(例如，诸如二极管和晶体管的开关器件)。例如，包括第一器件的施主晶圆部分可以转移到接收晶圆，所述接收晶圆可以具有已经在转移时构造的器件。另一个示例是在施主晶圆可能仅为衬底时，在所述衬底中，将在层转移之后制作器件。在第一种情况下(其中，施主晶圆在转移时已经具有器件)，对齐是关键的(并且可能是有问题的)，但是在第二种情况下(其中，施主晶圆在转移时还不具有器件)，对齐不是关键的，因为将在层转移之后制作器件。
[0022]尽管各个实施例解决了异质材料集成，但是其它实施例适合于导致同质材料集成(其中，几乎没有晶格失配)或类似材料的异质材料集成(其中，几乎没有晶格失配)的局部层转移。
[0023]图3描绘了本发明的实施例中的未耦合的施主和受主晶圆。该示例包括标准的基于CMOS的接收晶圆301和基于非CMOS的施主晶圆351 (然而，其它实施例可以包括基于CMOS的施主和受主晶圆或基于非CMOS的施主和受主晶圆)。
[0024]施主晶圆351包括处理层385(用于耦合到工艺设备)与器件层365之间的缓冲体380。处理层385可以包括衬底，针对该衬底生长了不同的材料，例如以下所描述的层365。氧化物360形成在器件层365上。氧化物360是在该实施例中使用的接合界面材料，但是其它实施例可以包括其它接合材料，例如金属(例如，(:1^11、11、附等等)。如果满足温度要求，各种聚合物粘合剂也可以适合用作接合材料。金属接合还可以用于提供层之间的热或电连接。还存在注入的分裂层370，分裂层370可以包括氢和/或氦(例如，5X 116离子/cm2)等等。分裂层370将导致用于稍后在工艺流程中分裂的断裂/破裂。分裂层370可以包括在可以呈现与接收晶圆的晶格失配的非CMOS材料或任何其它材料中。分裂层370可以形成在该材料内，由此创建用于器件的部分365和用于毗邻的缓冲体380的部分375。
[0025]接收晶圆301具有利用接合结构332来制作的“CMOS”器件的下层302，接合结构332是接合材料层310 (例如，氧化物或金属或聚合物粘合剂)的岛或凸起区域，所述岛或凸起区域将是来自施主层的材料被转移到的区域。在实施例中，将部分310在岛部分332之外的区域完全蚀刻掉(在图中未示出)。器件层302的器件可以包括例如具有源极接触部325、栅极接触部326、漏极接触部327的PMOS开关器件315(以非常简化的形式示出)和具有源极接触部323、栅极接触部322、漏极接触部321的匪OS开关器件316(以非常简化的形式示出)。另夕卜，正如层302包括诸如晶体管或二极管之类的器件，施主层的层365也可以包括这样的器件，尽管如之前所陈述的，在这种情况下对齐可能变得关键。接合材料310可以耦合到附加的接合材料320，接合材料320邻近器件层302的器件。器件层302可以位于衬底305或任何其它层上。可以或可以不存在已经形成在层302上方或层385下方的互连层。
[0026]图4描绘了在完成局部层转移之前的本发明的实施例中的耦合的施主和受主晶圆。特别地，这示出了接合到层401的层451。图4是以放大和简化的视角绘制的，以更好地专注于部分432的凸起表面，所述凸起表面将受主接合材料(例如，氧化物)部分430、431耦合到施主接合材料460。器件层402仍可以包括器件等，与图3中的情况相同，但是为了简化起见不再示出那些器件。施主层/晶圆451仍包括具有层465、475(连同缓冲体480和部分485)的分裂层470，分裂层470可以是与层402晶格失配的。换言之，尽管层451与图3的层351类似，但是层401仅粗略地类似于图3的层301并且缺乏细节，以便更好地集中精力于部分432的耦合岛(其可以或可以不包括在如图4中而非图3中所示的层402的顶表面下方)。
[0027]在图4中，部分430、431示出了部分432包括诸如氧化物之类的接合材料的实施例，部分432从器件层402内凸起到器件层上方的隔离岛。所述岛或凸起部分432是将施主晶圆451与受主晶圆401耦合的唯一区域(或少数区域中的一些区域)。在实施例中，凸起区域432仅仅突出到接收晶圆的剩余表面上方几十nm。例如，在实施例中，区域432突出到接收晶圆的表面上方10、20、30、40、50或60nm。如在图4中所示，接合的凸起表面可以从接收晶圆延伸，但是在其它实施例中，在保持仅接合材料的所选择的凸起部分形成施主晶圆与接收晶圆之间的接合界面(即，在各个实施例中，接合岛可以形成在施主晶圆、接收晶圆、或施主和接收晶圆上)的概念的情况下，那些相同的凸起表面可以从层460延伸。
[0028]图5描绘了在完成局部层转移之后的本发明的实施例中的耦合的施主和受主晶圆。更特别地，这示出了具有接合部分530、531的器件层502，与图4的情况相同。然而，在图5中，在分裂层处已经发生分裂(例如，使用热和/或机械分裂)，从而从层465留下非CMOS部分565’、565”(并且从层460留下部分560’、560”)。更特别地，在大约200-400摄氏度下热激活分裂层470以在释放界面中形成空位之后，去除或分裂掉晶种/施主晶圆的位于释放界面下方的部分，从而留下附接到接合材料560’的主体565’。
[0029]在实施例中，在将层间电介质(ILD)等沉积在部分565’、565”周围之前或之后，执行化学机械抛光(CMP)工艺以使部分565’、565”顶上所暴露的表面(尽管它们在图5中被示出为粗糙的)平滑。
[0030]非CMOS部分565，、565”形成在来自层460的部分(即，560 ’、560” )上。部分560，、560”耦合到部分530、531。在一些实施例中，部分560’、560”直接电耦合和热耦合到部分530、531。
[0031]在实施例中，可以由可蚀刻的底切材料替换氦/氢分裂层。在实施例中，底切材料被选择为对在底切工艺期间所暴露的材料的剩余部分具有良好的蚀刻选择性。另外，工艺包含去除底切蚀刻工艺中的顶部衬底。可以利用例如浸没或喷涂蚀刻工艺来完成底切。另一个方法可以包括将施主晶圆变薄回到期望的施主衬底厚度。该工艺可以包括研磨、湿法或干法蚀刻、以及CMP，以实现恰当的厚度和均匀性。
[0032]因此，图5描绘了包括部分565’、565”的第一层，所述第一层可以包括耦合到接合材料(例如，氧化物)的部分560’、560”的(多个)开关元件或其它器件。可能包括开关元件或其它器件的第二层502耦合到接合材料(例如，氧化物)的部分530、531。第一层位于第二层之上。另外，部分560’直接连接到部分530。另外，部分560的侧壁561、561’是“不均匀锯齿状的”。
[0033]如本文中所使用的，术语“不均匀锯齿状的”表示比通常与半导体处理相关联的更粗糙的表面，其中，典型地没有层表面是完全平滑的。然而，在该实施例中的“不均匀锯齿状的”侧壁的粗糙度是由于在分裂工艺期间发生的断裂而产生的。例如，在一些实施例中，整个层或晶圆部分451可以仅为20nm厚。因此，当将部分451与部分401机械地脱开或分隔开时，层451的厚度在侧壁561、561’处产生断裂/锯齿，因为侧壁位于部分460与部分430、431之间的接合界面的边界处。这不是经由蚀刻或抛光或平滑而形成的边缘，而是替代地通过断裂所形成的边缘。结果，侧壁561、561’比部分530的较平滑的侧壁562、562 ’更粗糙(因为侧壁562、562’不是由断裂形成的，而是替代地由接收晶圆的先前处理步骤形成的，借由该步骤，例如在部分530、531之上使用掩模来将氧化物/接合材料蚀刻掉以创建层432的凸起的岛/区域)。换言之，侧壁562、562’比侧壁561、561’更平滑。侧壁562、562’不是不均匀锯齿状的。
[0034]在实施例中，一旦将施主晶圆从接收晶圆分裂并分隔开，侧壁562、562’就会与侧壁561、561’垂直对齐。然而，如以下关于图6所讨论的，不会总是这种情况，因为断裂有时可以是不规则的，从而导致将侧壁562、562’(或者其至少一些部分)互相水平分隔开比将侧壁561、561’(或者其至少一些部分)互相水平分隔开的距离(未示出)更大的距离(或者在一些实施例中分隔开更小的距离)。
[0035]在实施例中，第一层的附加侧壁(例如，侧壁563、563’)与侧壁561、561’和/或562、562’垂直对齐，并且是不均匀锯齿状的。它们可以是不均匀锯齿状的或者粗糙的，因为它们在与部分451的剩余部分分隔期间也(如同侧壁561、561’)是断裂的。相比于侧壁561、561’，它们可以或多或少是不均匀锯齿状的。
[0036]在实施例中，侧壁561总体上正交于层502(参见图5)，但是由于借以使部分560’和565’与部分451的剩余部分分隔开的断裂工艺的不规则性，侧壁561(和/或侧壁563)或类似的侧壁(例如，侧壁561’和/或563’)可以非正交地(参见图6)与总体上水平的层502成角度。
[0037]在实施例中，层或部分565，位于部分560，之上并且直接接触部分560，(但是在其它实施例中，可以存在中间层或部分)，层565，包括单晶层(SiGe)并且部分560，、530均包括氧化物。
[0038]在实施例中，层502的一部分可以包括CMOS开关元件，并且部分565，和/或565”可以包括非CMOS开关元件，反之亦然。在实施例中，层565 ’和502分别包括第一材料和第二材料，所述第一材料和第二材料均包括IV族和m-v族材料的至少其中之一，并且第一材料与第二材料不同。在实施例中，这可以导致第一材料和第二材料彼此晶格失配。
[0039]在实施例中，接合层位于部分560’与530之间，但是在其它实施例中，部分560 ’和530直接互相连接。
[0040]在实施例中，氧化物接合部分(例如，部分530)具有与层502共面的区段，并且还具有延伸到层502上方至多50nm的最上表面(在岛的顶上)(但是在其它实施例中，可以延伸到层 502 上方 10、20、30、40、60、70、80、90nm 或更多)。
[0041]图6描绘了在完成局部层转移和互连堆积之后的本发明的实施例中的耦合的施主和受主晶圆。例如，互连结构690、691、692、693接触部分665’、665”、602等。这可以利用各种常规的工艺/材料来完成。因此，图6描绘了从第一层延伸到第二层的互连(例如，互连690)。部分665 ’和665”的顶表面已经被抛光(CMP)，因此它们是平滑的(然而，在其它实施例中，它们可以是锯齿状的)。
[0042]此外，在实施例中，部分665”的侧壁从660”的侧壁被“拉回”或者凹进(形成部分660”顶上的未被部分665”覆盖的格架)并且还不正交于层602。此外，如上所讨论的，660”的侧壁从部分631的侧壁被“拉回”或者凹进(形成部分631顶上的未被部分660”覆盖的格架)并且还不正交于层602。665”的侧壁之间的水平宽度/距离可以小于660”的侧壁之间的水平宽度/距离。这可以提供所述“格架”，借由该格架，660”的顶表面的部分被暴露(在随后的处理中被覆盖之前)并且将660”的侧壁的顶部连接到665”的侧壁的底部。如图6中所示，仅因为在部分631上方的一个或多个侧壁被凹进或“拉回”和/或不正交于层602，并未必意味着在部分630上方的其它侧壁被凹进或不正交于部分630。
[0043]图7描绘了本发明的实施例中的局部层转移方法中的阶段。图7示出了小于接收晶圆701的施主晶圆705如何用于局部层转移工艺中的示例。特别地，在实施例中，施主晶圆705(在图7中示出了其顶部)在其底部(未示出)上具有适合的凸起区域，该凸起区域在被转移到接收晶圆701时，导致区域710中所示的施主层部分被沉积到接收晶圆701上。区域715表示接收晶圆701的还未接收局部层转移的区域。尤其是，考虑到710中的图案示出了成功的局部层转移的区域并且区域715的图案示出了用于未来的局部层转移的目标，715和710中的图案是相同的。
[0044]图7示出了如何跨受主晶圆701转换施主晶圆705并且还使施主晶圆705被踏印(step)，从而新的层部分总是准备好沉积到受主晶圆的新区域上(S卩，避免踏印的重叠区域中的双重层转移从而使施主晶圆中没有一个部分被转移两次或试图被转移两次)。取决于处理要求，这可以或可以不是必要的。换言之，根据从施主晶圆中转移了多少材料，如果完成了施主晶圆的适当转换，则可以在每一步重新使用施主晶圆。在踏印工艺期间，在施主晶圆上具有凸起区域消除了双层转移的区域。当针对每个接合步骤在接收晶圆上制作单独的接合结构时，可以利用与不同施主晶圆不同的材料来重复多次从单个施主晶圆的转移。
[0045]换句话说，在实施例中(如以上所描述的)，施主晶圆可以具有凸起的氧化物/接合材料表面。因此，可以将带有第一材料的第一施主晶圆转移到接收晶圆的单个部分。然后可以将具有凸起的氧化物/接合材料表面的带有第二材料(晶格常数和/或材料成分与第一材料不相等)的第二施主晶圆转移到受主的单个部分的与第一施主晶圆的情况相比不同的部分。
[0046]在另一个实施例中，如以上所提及的，制备施主晶圆并且通过可蚀刻或可释放的材料来形成或替换分裂层。与以上结合图7所描述的工艺不同，在图8中，将施主层800切成小的区域，例如矩形或正方形区域(例如，区域805)。这可以利用用于局部锯开薄的施主层的激光器、锯、或任何常规方法来完成。然后可以通过“拾取和放置”的方法或使用自组装方法将被分隔开的部分转移到接收晶圆801。在“拾取和放置”方法期间，必须释放“分隔”层。在使用氦和/或氢的情况下，热量将导致分隔。在底切方法的情况下，将使用蚀刻工艺。另一种可能性是转移全厚度的岛并且将它们研磨回到期望的厚度，如图8中所看到的，区域810示出了将施主层部分转移到受主晶圆801的12个实例，而26个区域(参见区域815)保持未被占用并且等待层转移。
[0047]与图7相对应的工艺关系到通过在接收晶圆上使用拓扑以控制经转移的区域而创建的岛。与图8相对应的工艺关系到在接合之前所创建的岛的形状并且它们的放置受到物理附接处理(而非如同图7的拓扑)的控制。方法的选择(图7与图8相比)可以由岛的期望尺寸决定，其中，对于非常小的岛，图7的工艺可以工作得更好，因为可能存在与操纵如图8所需要的小岛(元件805)相关联的困难。
[0048]以上的层转移工艺包括加热分裂层。然而，其它实施例可以使用其它层转移工艺，其中，例如可以使用等离子体浸没离子注入(PIII)工艺以形成释放界面，在室温下使用低功率等离子体工艺以将施主晶圆上的氧化物化学接合到接收晶圆，并且随后例如在室温下使用压缩空气爆炸以发起释放界面中的破裂，并且随后执行化学气相蚀刻以完成释放界面。
[0049]如在本文中所使用的“层”包括处于器件内的特定高度的材料部分，并且这种部分不必与另一个部分或层成单片或者甚至不必与处于相同高度的另一部分或层是相同的材料。
[0050]如以上所提及的，施主和接收器件层可以具有不同的材料并且均可以包括不同的IV、m-V和 Π-VI材料(例如，Ge、SiGe、GaAs、AlGaAs、InGaAs、InAs和InSb)的至少其中之一。两个部分之间的晶格失配可以小于1%或2%、3%、4%、5%、6%、7%、8%、9%、10%、11%、12%、或更大。
[0051 ]示例I包括:第一层，所述第一层包括第一半导体开关元件，所述第一层耦合到第一接合材料的第一部分；以及第二层，所述第二层包括第二半导体开关元件，所述第二层耦合到第二接合材料的第二部分;其中，(a)第一层位于第二层之上，(b)第一部分直接连接到第二部分，以及(C)第一部分的第一侧壁是不均匀锯齿状的。
[0052]在示例2中，示例I的主题可以任选地包括:其中，第二部分的第二侧壁比第一侧壁更平滑。
[0053]在示例3中，示例1-2的主题可以任选地包括:其中，第二部分的第二侧壁是不均匀锯齿状的。
[0054]在示例4中，示例1-3的主题可以任选地包括:其中，第二部分的第二侧壁与第一侧壁垂直对齐。
[0055]在示例5中，示例1-4的主题可以任选地包括:其中，第一层的附加侧壁与第一侧壁垂直对齐并且是不均匀锯齿状的。
[0056]在示例6中，示例1-5的主题可以任选地包括:其中，第一层位于第一部分之上并且直接接触第一部分，第一层包括单晶层，并且第一部分和第二部分均包括氧化物。
[0057]在示例7中，示例1-6的主题可以任选地包括:其中，第二半导体开关元件是CMOS开关元件。
[0058]在示例8中，示例1-7的主题可以任选地包括:其中，第一半导体开关元件是非CMOS开关元件。
[0059]在示例9中，示例1-8的主题可以任选地包括介于第一部分与第二部分之间的接合层。
[0060]在示例10中，示例1-9的主题可以任选地包括:其中，第一部分和第二部分均包括金属、氧化物、和聚合物粘合剂的至少其中之一。
[0061 ]在示例11中，示例1-10的主题可以任选地包括:其中，第一侧壁总体上不正交于第二层。
[0062]在示例12中，示例1-11的主题可以任选地包括从第一层延伸到第二层的互连。
[0063]在示例13中，示例1-12的主题可以任选地包括:其中，第一侧壁不是通过蚀刻形成的。
[0064]在示例14中，示例1-13的主题可以任选地包括:其中，第一层被转移(已经形成)到第二层上。
[0065]在示例15中，示例1-14的主题可以任选地包括:其中，第一层和第二层分别包括第一材料和第二材料，第一材料和第二材料均包括IV族和m-v族材料的至少其中之一，并且第一材料与第二材料不同。
[0066]在示例16中，示例1-15的主题可以任选地包括:其中，第一材料和第二材料彼此晶格失配。
[0067]在示例17中，示例1-16的主题可以任选地包括:其中，第二部分与第二层共面并且还延伸到第二层上方至多50nm。
[0068]示例18包括一种方法，所述方法包括:提供第一层和第二层，所述第一层耦合到第一接合材料的第一部分，所述第二层耦合到第二接合材料的第二部分；以及基于将第一部分直接连接到第二部分来将第一层局部转移到第二层之上和第二层上，并且之后将第一层的第一区段与第一层的第二区段分隔开，从而留下第一区段耦合到第二层但第二区段与第二层去耦合;其中，基于将第一区段与第二区段分隔开，第一部分的第一侧壁是不均匀锯齿状的。
[0069]在示例19中，示例18的主题可以任选地包括:其中，第一部分和第二部分的至少其中之一是柱状的并且包括水平表面和垂直表面，其中，当将第一部分直接连接到第二部分时，水平表面和垂直表面全部是未被覆盖的并且暴露的。
[0070]在示例20中，示例18-19的主题可以任选地包括:其中，第一层包括在具有第一最大直径的施主晶圆中，并且第二层包括在具有比第一最大直径更大的第二最大直径的接收晶圆中。
[0071]在示例21中，示例18-20的主题可以任选地包括:其中，将第一区段与第二区段分隔开包括使包括氢和氦的至少其中之一的层断裂。
[0072]在示例22中，示例18-21的主题可以任选地包括:使第一层的与第一区段分隔开的部分踏印在第二层的未连接到第一部分的部分之上；以及将该部分的子部分局部转移到第二层上。
[0073]示例23包括一种装置，所述装置包括:第一层，所述第一层耦合到第一接合材料的第一部分；以及第二层，所述第二层耦合到第二接合材料的第二部分;其中，(a)第一层位于第二层之上，(b)第一部分直接连接到第二部分，(C)第一部分的第一侧壁是不均匀锯齿状的并且第二部分的第二侧壁比第一侧壁更平滑，并且(d)第一侧壁和第二侧壁是彼此垂直对齐的。
[0074]在示例24中，示例23的主题可以任选地包括:其中，第一层直接接触第一部分，第一层包括单晶层，并且第一部分和第二部分均包括氧化物和金属的至少其中之一。
[0075]在示例25中，示例23-24的主题可以任选地包括:其中，第一层和第二层分别包括第一材料和第二材料，第一材料和第二材料均包括IV族和m-v族材料的至少其中之一并且是彼此晶格失配的。
[0076]已经出于说明和描述的目的介绍了本发明的实施例的前述描述。其并不旨在穷举或将本发明限制到所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、在……之上、在……之下、上、下、第一、第二等术语，它们仅用于描述性目的而不被认为是限制性的。例如，标示相对垂直位置的术语指代衬底或集成电路的器件侧(或有源表面)是该衬底的“顶”表面的情形;衬底实际上可以处于任何取向，以使得在标准的地面参考系中，衬底的“顶”侧可以低于“底”侧并且仍然落在术语“顶”的意义内。如本文中(包括权利要求书中)所使用的术语“在……上”并不指示在第二层“上”的第一层直接在第二层上并且与第二层直接接触，除非对此进行明确陈述;在第一层与位于第一层上的第二层之间可以存在第三层或其它结构。可以在若干位置和取向上制造、使用或装运本文中所描述的器件或制品的实施例。相关领域技术人员可以意识到，鉴于以上教导，可以做出许多修改和变化。本领域技术人员将认识到针对图中所示的各个部件的各种等价组合和替换。因此，本发明的范围旨在不受该【具体实施方式】的限制，而是受所附权利要求的限制。
【主权项】
1.一种装置，包括: 第一层，所述第一层包括第一半导体开关元件，所述第一层耦合到第一接合材料的第一部分；以及 第二层，所述第二层包括第二半导体开关元件，所述第二层耦合到第二接合材料的第二部分； 其中，(a)所述第一层位于所述第二层之上，(b)所述第一部分直接连接到所述第二部分，并且(C)所述第一部分的第一侧壁是不均匀锯齿状的。2.根据权利要求1所述的装置，其中，所述第二部分的第二侧壁比所述第一侧壁更平滑。3.根据权利要求1所述的装置，其中，所述第二部分的第二侧壁是不均匀锯齿状的。4.根据权利要求1所述的装置，其中，所述第二部分的第二侧壁与所述第一侧壁垂直对齐。5.根据权利要求1所述的装置，其中，所述第一层的附加侧壁与所述第一侧壁垂直对齐并且是不均匀锯齿状的。6.根据权利要求1所述的装置，其中，所述第一层位于所述第一部分之上并且直接接触所述第一部分，所述第一层包括单晶层，并且所述第一部分和所述第二部分均包括氧化物。7.根据权利要求6所述的装置，其中，所述第二半导体开关元件是CMOS开关元件。8.根据权利要求7所述的装置，其中，所述第一半导体开关元件是非CMOS开关元件。9.根据权利要求6所述的装置，包括介于所述第一部分与所述第二部分之间的接合层。10.根据权利要求1所述的装置，其中，所述第一部分和所述第二部分均包括金属、氧化物、和聚合物粘合剂的至少其中之一。11.根据权利要求10所述的装置，其中，所述第一侧壁总体上不正交于所述第二层。12.根据权利要求1所述的装置，包括从所述第一层延伸到所述第二层的互连。13.根据权利要求1所述的装置，其中，所述第一侧壁不是通过蚀刻形成的。14.根据权利要求1所述的装置，其中，所述第一层被转移、已经被形成到所述第二层上。15.根据权利要求1所述的装置，其中，所述第一层和所述第二层分别包括第一材料和第二材料，所述第一材料和所述第二材料均包括IV族材料和m-v族材料的至少其中之一，并且所述第一材料与所述第二材料不同。16.根据权利要求15所述的装置，其中，所述第一材料和所述第二材料彼此晶格失配。17.根据权利要求1所述的装置，其中，所述第二部分与所述第二层共面并且还延伸到所述第二层上方至多50nmo18.一种方法，包括: 提供第一层和第二层，所述第一层耦合到第一接合材料的第一部分，所述第二层耦合到第二接合材料的第二部分；以及 基于将所述第一部分直接连接到所述第二部分来将所述第一层局部转移到所述第二层之上和所述第二层上，并且之后将所述第一层的第一区段与所述第一层的第二区段分隔开，留下所述第一区段耦合到所述第二层，但所述第二区段与所述第二层去耦合； 其中，基于将所述第一区段与所述第二区段分隔开，所述第一部分的第一侧壁是不均匀锯齿状的。19.根据权利要求18所述的方法，其中，所述第一部分和所述第二部分的至少其中之一是柱状的并且包括水平表面和垂直表面，其中，当将所述第一部分直接连接到所述第二部分时，所述水平表面和所述垂直表面全部是未被覆盖的并且暴露的。20.根据权利要求19所述的方法，其中，所述第一层包括在具有第一最大直径的施主晶圆中，并且所述第二层包括在具有比所述第一最大直径更大的第二最大直径的接收晶圆中。21.根据权利要求19所述的方法，其中，将所述第一区段与所述第二区段分隔开包括使包括氢和氦的至少其中之一的层断裂。22.根据权利要求19所述的方法，包括: 使所述第一层的与所述第一区段分隔开的部分踏印在所述第二层的未连接到所述第一部分的部分之上；以及 将所述部分的子部分局部转移到所述第二层上。23.—种装置，包括: 第一层，所述第一层耦合到第一接合材料的第一部分；以及 第二层，所述第二层耦合到第二接合材料的第二部分； 其中，(a)所述第一层位于所述第二层之上，(b)所述第一部分直接连接到所述第二部分，(c)所述第一部分的第一侧壁是不均匀锯齿状的并且所述第二部分的第二侧壁比所述第一侧壁更平滑，并且(d)所述第一侧壁和所述第二侧壁是彼此垂直对齐的。24.根据权利要求23所述的装置，其中，所述第一层直接接触所述第一部分，所述第一层包括单晶层，并且所述第一部分和所述第二部分均包括氧化物和金属中的至少其中之O25.根据权利要求23所述的装置，其中，所述第一层和所述第二层分别包括第一材料和第二材料，所述第一材料和所述第二材料均包括IV族和m-v族材料的至少其中之一并且是彼此晶格失配的D
【文档编号】H01L21/336GK105874571SQ201380081028
【公开日】2016年8月17日
【申请日】2013年12月18日
【发明人】P·莫罗, K·俊, I-S·孙, R·巴斯卡兰, P·B·菲舍尔
【申请人】英特尔公司