经由用于硅上异质集成的模板工程的改进的包覆层外延的制作方法
【专利摘要】一种设备，包括：半导体主体，所述半导体主体包括沟道区以及设置在所述沟道区的相对的侧上的结区，所述半导体主体包括：具有第一带隙的第一材料；以及多个纳米线，所述纳米线包括第二材料，所述第二材料具有与所述第一带隙不同的第二带隙，所述多个纳米线设置在延伸穿过所述第一材料的分立平面中以使得所述第一材料围绕多个纳米线中的每者；以及设置在所述沟道区上的栅极堆叠体。一种方法，包括：在衬底上方的分立平面中形成多个纳米线，所述多个纳米线中的每者包括具有第一带隙的材料；在所述多个纳米线中的每者周围独立地形成包覆材料，所述包覆材料具有第二带隙；使所述包覆材料接合；以及在所述包覆材料上设置栅极堆叠体。
【专利说明】
经由用于硅上异质集成的模板工程的改进的包覆层外延
技术领域
[0001]半导体器件，包括具有沟道区的非平面半导体器件，其中沟道区具有低带隙包覆层。
【背景技术】
[0002]在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征实现了使半导体芯片的有限基板面上的功能单元的密度增加。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，从而导致制造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。
[0003]由于低的有效质量连同降低的杂质散射，由m-v族化合物半导体材料系统形成的半导体器件在晶体管沟道中提供异常高的载流子迀移率。m族和V族指代元素周期表的13-15族(以前的m-v族)中的半导体材料的元素的位置。这种器件提供高驱动电流性能，并且对未来的低功率、高速逻辑应用，这种器件显得是有前途的。
【附图说明】
[0004]图1示出了半导体衬底的一部分(例如，晶片的一部分)的侧视图。
[0005]图2示出了在对层进行图案化以形成硅层的纳米线之后的图1的结构。
[0006]图3示出了在金属层中的每者上形成包覆材料之后的图2的结构。
[0007]图4示出了穿过线4-4’的结构的一部分的侧视图。
[0008]图5示出了穿过线4-4’的结构的一部分的截面的另一实施例以图示具有不同截面的纳米线。
[0009 ]图6示出了在任选地刻蚀包覆材料的侧壁之后的图5的结构。
[0010]图7示出了具有异质结构的非平面半导体器件的透视顶视图。
[0011]图8图示了根据本发明一个实施方式的计算装置。
【具体实施方式】
[0012]本文中所述的一个或多个实施例涉及具有包括低带隙包覆材料的沟道区的非平面半导体器件。在一个这种实施例中，器件的栅极堆叠体围绕沟道区(例如，三栅极器件或鳍式场效应器件)。
[0013 ]在晶体管沟道中集成不同外延材料(例如，m - V化合物材料或锗(Ge))面临的一个主要问题是那些材料与硅之间的晶格失配，以及在外延过程期间抑制缺陷形成的能力。缺陷在m-V化合物材料和Ge中的产生将负面地影响这些材料的电气性能并且抹除了这些材料在自然(晶格匹配的)衬底上展现的优点。
[0014]图1-图7描述了形成半导体器件的过程。在一个实施例中，器件是三维金属氧化物半导体场效应晶体管(MOSFET)，并且该器件是孤立的器件或者是多个嵌套器件中的一个器件。如将意识到的，对于典型的集成电路，可以在单个衬底上制造N沟道晶体管和P沟道晶体管二者以形成互补金属氧化物半导体(CMOS)集成电路。此外，可以制造额外的互连体以将这些器件集成至集成电路中。
[0015]图1示出了半导体衬底的一部分(例如，晶片的一部分)的侧视图。在一个实施例中，衬底110是硅。在另一实施例中，衬底110是绝缘体上硅衬底。在衬底110上面，图1示出了诸如硅锗等牺牲材料和硅的交替外延层。可以通过在衬底110上的均厚交替沉积来形成外延层。图1示出了硅锗层120A、硅锗层120B、硅锗层120C、以及硅锗层120D。硅层130A、硅层130B、以及硅层130C分别设置在硅锗层之间。
[0016]图2示出了在对层进行图案化以形成硅层的纳米线之后的图1的结构。图2还示出了在去除牺牲材料以留下悬置在衬底上和之上的不同平面中的硅层130A的纳米线135A、硅层130B的纳米线135B、以及硅层130C的纳米线135C之后的结构。可以使用氧化湿法刻蚀(例如，柠檬酸、硝酸或氟化氢)来相对于硅选择性地去除诸如硅锗等牺牲材料。如所观察的，图2示出了悬置在直接位于衬底110上方的平面中的纳米线135A(如所观察的)、悬置在直接位于纳米线135A之上的平面中的纳米线135B、以及悬置在直接位于纳米线135B之上的平面中的纳米线135C(如所观察的)。牺牲材料(例如硅锗)的部分可以保留以悬置纳米线。在一个实施例中，纳米线135A-135C具有允许纳米线的材料与其上引入的包覆材料的晶格结构相顺应的厚度尺寸。代表性的厚度在五纳米或更小(例如，两纳米至三纳米)的量级。
[0017]图3示出了在金属层中的每者上形成包覆材料之后的图2的结构。在一个实施例中，包覆材料140是具有比纳米线的材料的带隙低的带隙的材料。在纳米线135A-135C是硅的情况下，包覆材料具有比硅低的带隙。一个示例是锗包覆材料。在另一实施例中，包覆材料140是m-v族化合物半导体(m-v族代表元素周期表中的族)。在一个实施例中，包覆材料140外延地生长在每个纳米线上。包覆材料围绕纳米线，并且继续生长直至材料接合(coalesce)以在衬底110上形成包覆材料的一个三维主体，其中设置有悬置的纳米线135A-135Co
[0018]图4示出了穿过图3的线4-4’的结构100的一部分的侧视图。在该视图中，外延地生长在每个纳米线(纳米线1354-1350上的包覆材料140进行接合或合并(11^^86)。在一个实施例中，包覆材料140接合或合并为如图所示的一个主体。包括在纳米线上引入(例如生长)包覆材料的先前方案一直聚焦在采用与纳米线内芯的形状相同的形状的包覆材料(例如，具有总体上为圆形的截面的纳米线将具有围绕其的圆形或环形包覆层，并且鳍内芯将具有围绕其的鳍形包覆层)。如在此所述，包覆材料的形状不必与内芯(纳米线)的形状相同，并且在一个实施例中，包覆材料的截面形状不同于内芯的截面形状。不被限制为内芯形状的包覆材料的一个优点在于，通常不约束对内芯形状的选择。通常，总体为圆形的截面内芯的纳米线由于提高的衬底顺应性以及增大的自由表面弛豫而与鳍形内芯相比允许生长较少缺陷的包覆层。然而，环形包覆层比其它形状的包覆层(例如，鳍形包覆层)具有较小体积并且可以运载较小电流。为了电流密度/晶体管性能的目的，因此通常优选地将鳍样形状用于内芯以获取对应的包覆层的更大的体积以及电流容量。通过不将包覆层的形状约束为内芯的形状，可以实现通常为圆形的截面纳米线内芯以及大体积和电流容量包覆层的优点。在该纳米线内芯上的生长提供了较低的缺陷密度，并且因为允许包覆层接合或合并，实现了更大的器件体积，这实现了更高的性能。堆叠在彼此顶部上的多个纳米线的另一传统缺点是它变得更难以使得电流流入/流出最底部的纳米线(由于该电流路径的增大的电阻)。允许包覆层接合或合并本质上产生了单个单片晶体管，其仅具有一个接触体，非常像鳍状物。
[0019]应该意识到的是，取决于包覆材料140在纳米线上的生长图案，已接合的主体的侧壁可以具有各种形状。图4示出了其中包覆材料近似均匀地生长在每个纳米线上的实施例。图4还示出了具有圆形截面的纳米线135A-135C。图5示出了穿过线4-4’的结构100的一部分的截面的另一实施例以图示具有不同截面的纳米线。在该实施例中，纳米线130A-130C是条带物或鳍状物(具有矩形截面)。如在此所使用的，除非具体地描述为具有总体上为圆形的截面，否则词语“纳米线”用于描述具有各种形状截面的纳米结构(线、鳍状物或条带物等)。
[0020]图6示出了在任选的用于平坦化包覆材料140的侧壁或使得包覆材料140的侧壁具有较少锯齿或较不明显的过程之后的图5的结构。进行该处理的一种方式是通过准直(垂直)干法刻蚀。
[0021]图3-5中所示的结构100是可以形成异质结构的一部分的三维主体，该三维主体包括包覆材料140，该包覆材料140的带隙低于设置在包覆材料140中并穿过包覆材料140的纳米线的带隙。在一个实施例中，该三维主体可以用作三维MOSFET器件的一部分，具体地用作该器件的沟道区和结区(例如源极区和漏极区)。图7示出了非平面半导体器件的透视顶视图，该非平面半导体器件具有例如参考图1-5所述的形成在半导体衬底上(例如，上方)的三维主体。
[0022]参考图7，半导体器件200包括设置在衬底202上方的异质结构204。在该实施例中，异质结构204包括势皇层228。具有沟道区208的三维主体206设置在势皇层228上方。三维主体206包括纳米线205A、205B和205C以及包覆材料207。在一个实施例中，包覆材料207具有小于纳米线205A-205C的材料的带隙的带隙。栅极堆叠体218设置在沟道区208的至少一部分周围。栅极堆叠体218包括栅极电极224和栅极电介质层220。栅极堆叠体还可以包括电介质间隔体260。
[0023]源极区和漏极区214/216可以形成在三维主体206的未被栅极堆叠体218围绕的部分中或上(例如，在沟道区208的相对的侧上)。此外，顶部势皇层也可以被包括在那些区中。此外，可以包括隔离区270。尽管在图7中隔离区270被绘示为与势皇层228的底部多少有点对准，但是应该理解的是，隔离区270的深度可以变化。此外，尽管在图7中隔离区270被绘示为与势皇层228的顶部多少有点对准，但是应该理解的是，隔离区270的高度可以变化。
[0024]衬底202可以由适于半导体器件制造的材料构成。在一个实施例中，衬底202是体衬底，该体衬底由单晶材料构成，其中单晶材料可以包括但不限于硅、锗、硅-锗或m-v化合物半导体材料。在另一实施例中，衬底202包括具有顶部外延层的体层。在具体实施例中，体层由单晶材料构成，其中单晶材料可以包括但不限于硅、锗、硅-锗、m-v化合物半导体材料或者石英，而顶部外延层由可以包括但不限于硅、锗、硅-锗或m-v化合物半导体材料的单晶层构成。在另一实施例中，衬底202包括在位于较低的体层上方的中间绝缘体层上的顶部外延层。顶部外延层由可以包括但不限于硅(例如，用于形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或m-v化合物半导体材料的单晶层构成。绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成。较低的体层由可以包括但不限于硅、锗、硅-锗、ΙΠ-V化合物半导体材料或石英的单晶构成。衬底202还可以包括掺杂剂杂质原子。
[0025]尽管未示出，但是异质结构204可以包括一个或多个结晶半导体层的堆叠体，例如，其上设置了势皇层228的组合缓冲层。代表性的组合缓冲层可以由适于提供特定晶格结构的结晶材料构成，在具有可忽略的位错的情况下，势皇层可以形成至特定晶格结构上。例如，根据实施例，组合缓冲层用于通过晶格常数的递变而将半导体异质结构204的暴露的生长表面从衬底202的晶格结构改变至更兼容于在其上外延生长高质量、低缺陷层的晶格结构。在一个实施例中，组合缓冲层用于提供对外延生长而言更合适的晶格常数来替代衬底202的不兼容的晶格常数。在实施例中，衬底202由单晶硅构成，并且组合缓冲层递变至由具有大约一微米厚度的InAlAs层构成的势皇层228。在备选实施例中，省略了组合缓冲层，这是因为衬底202的晶格常数适于半导体器件的势皇层228的生长。
[0026]势皇层228可以由适于对在其上形成的沟道区中的波函数进行限制的材料构成。根据实施例，势皇层228具有与组合缓冲层的顶部晶格常数合适地匹配的晶格常数，例如，晶格常数足够相似，以使得可以忽略势皇层228中的位错形成。在一个实施例中，势皇层228由具有大约10纳米厚度的近似InQ.65Al0.35AS的层构成。在具体实施例中，势皇层228由在N型半导体器件中用于量子限制的近似In0.65Al0.35As的层构成。在另一实施例中，势皇层228由具有大约10纳米厚度的近似InQ.65AlQ.35Sb的层构成。在具体实施例中，由近似In0.65Al().35Sb的层构成的势皇层228用于在P型半导体器件进行量子限制。
[0027]在实施例中，三维主体206包括与包覆材料207相比具有较高带隙的纳米线205A-205C。包覆材料207/纳米线205A-205C组合的选择原则上是多种多样的。例如，可以使用在ΙΠ-V族材料范围(regime)中晶格匹配(或几乎晶格匹配)的配对，包括InGaAs/InP、GaAs/AlGaAs、InSb/AlInSb。尽管在此所述的许多实施例涉及ΙΠ-V族化合物材料沟道区，但是其它实施例可以包括对Si/SiGe/Ge的使用。例如，低带隙富Ge包覆材料可以与高带隙富Si纳米线一起使用。通常，包覆材料207可以由具有低电阻的适于传播波函数的材料构成。在实施例中，包覆材料207由m族元素(例如硼、招、镓或铟)和V族元素(例如氮、磷、砷或铺)构成。在一个实施例中，包覆材料207由InAs或InSb构成。在m-V族化合物材料异质结构的情形中，内部区205可以由与异质结构中的势皇层228的材料相同的材料构成。
[0028]包覆材料207可以具有适于传播波函数的大部分的厚度，例如可以具有适于抑制波函数的相当大部分进入纳米线205A-205C的厚度。在实施例中，包覆材料207具有大约在Inm至1nm的范围中的厚度。
[0029]例如形成在位置214和216处的源极材料区和漏极材料区可以是掺杂的ΙΠ-V族化合物材料区。
[0030]在实施例中，再次参考图7，栅极电极堆叠体218的栅极电极224由金属栅极构成，并且栅极电介质层220由具有比二氧化硅的介电常数大的介电常数的材料(高K材料)构成。例如，在一个实施例中，栅极电介质层220由以下材料构成，例如但不限于氧化铪、氮氧化給、娃化給、氧化镧、氧化错、娃化错、氧化钽、钛酸钡锁、钛酸钡、钛酸锁、氧化乾、氧化铝、氧化铅钪钽、铌酸铅锌、或其组合。此外，栅极电介质层220的一部分可以包括自然氧化物层，该自然氧化物层由半导体主体206的顶部几个层所形成。在实施例中，栅极电介质层220由顶部高k部分以及由半导体材料的氧化物构成的较低部分所构成。在一个实施例中，栅极电介质层220由氧化铪形成的顶部部分和二氧化硅或氮氧化硅形成的底部部分构成。
[0031]在一个实施例中，栅极电极224由例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层构成。在具体实施例中，栅极电极224由形成在金属功函数设定层上方的非功函数设定填充材料构成。
[0032]图8示出了根据一个实施方式的计算装置300。计算装置300容纳板302。板302可以包括许多部件，包括但不限于处理器304以及至少一个通信芯片306。处理器304物理地并且电地耦合至板302。在一些实施方式中，至少一个通信芯片306也物理地并且电地耦合至板302。在其它实施方式中，通信芯片306是处理器304的一部分。
[0033]取决于其应用，计算装置300可以包括其它部件，该其它部件可以物理地并且电地耦合至板302或可以不物理地并且电地耦合至板302。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，R0M)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机、以及大容量存储装置(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
[0034]通信芯片606实现了无线通信，以对去往和来自计算装置300的数据进行传输。术语“无线”及其派生词可以用于描述可通过使用经由非固体介质的经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。术语并不暗示相关联的装置不包含任何接线，尽管在一些实施例中它们可以不包含接线。通信芯片306可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于:W1-Fi (IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被称为3G、4G、5G或更高代的任何其它无线协议。计算装置300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于较短范围的无线通信，例如，W1-Fi和蓝牙，第二通信芯片306可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其它。
[0035]计算装置300的处理器304包括封装在处理器304内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如，根据本发明的实施方式构建的MOSFET晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
[0036]通信芯片306也包括封装在通信芯片306内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如，根据本发明的实施方式构建的MOSFET晶体管。
[0037]在其它实施方式中，计算装置300内容纳的另一部件可以含有集成电路管芯，该集成电路管芯包括一个或多个器件，例如，根据本发明的实施方式构建的MOSFET晶体管。
[0038]在各实施方式中，计算装置300可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或者数字视频记录器。在另外的实施方式中，计算装置300可以是处理数据的任何其它电子装置。
[0039]示例
[0040]以下示例属于实施例。
[0041]示例I是一种包括三维半导体主体的设备(例如，半导体设备)，三维半导体主体包括沟道区以及设置在沟道区的相对的侧上的结区，三维半导体主体包括:具有第一带隙的第一材料；以及包括第二材料的多个纳米线，第二材料具有与第一带隙不同的第二带隙，多个纳米线设置在延伸穿过第一材料的分立平面中以使得第一材料围绕多个纳米线中的每者;并且该设备包括设置在沟道区上的栅极堆叠体，栅极堆叠体包括设置在栅极电介质上的栅极电极。代表性半导体设备是三维MOSFET。
[0042]在示例2中，示例I的设备中的第一材料的带隙小于第二材料的带隙。
[0043]在示例3中，示例I的设备中的第一材料包括m族和V族化合物材料。
[0044]在示例4中，示例I的设备中的第一材料选自于由InGaAs/InP、GaAs/AlGaAs以及InSb/AlInSb构成的组。
[0045]在示例5中，示例I的设备中的第一材料包括锗并且第二材料包括硅。
[0046]在示例6中，示例I的设备中的第一材料的截面形状不同于多个纳米线的截面形状。
[0047]在示例7中，示例I的三维半导体主体设置在半导体衬底上。
[0048]示例8是一种设备(例如，半导体设备)，包括:鳍状物，其包括在衬底上布置为堆叠构造的多个纳米线、以及具有第二带隙的包覆材料，每个纳米线包括具有第一带隙的材料，并且所述包覆材料围绕多个纳米线中的每者并且接合为一个主体;该设备还包括设置在鳍状物的沟道区上的栅极堆叠体，栅极堆叠体包括栅极电介质和栅极电极;并且该设备还包括源极区和漏极，其均被限定在鳍状物中且被限定在沟道区的相对的侧上。代表性的半导体设备是三维MOSFET。
[0049]在示例9中，示例8的设备中的包覆材料的带隙小于纳米线的材料的带隙。
[0050]在示例10中，示例8的设备中的包覆材料包括ΙΠ族和V族化合物材料。
[0051 ] 在示例11中，示例8的设备中的包覆材料包括InGaAs/InP、GaAs/AlGaAs以及InSb/AlInSb中的至少一者。
[0052]在示例12中，示例8的设备中的包覆材料包括锗并且纳米线的材料包括娃。
[0053]在示例13中，示例8的设备中的第一材料的截面形状不同于多个纳米线的截面形状。
[0054]在示例14中，示例8的设备中的三维半导体主体设置在半导体衬底上。
[0055]示例15是一种制造诸如三维MOSFET等半导体器件的方法，包括:在衬底上方的分立平面中形成多个纳米线，多个纳米线中的每者包括具有第一带隙的材料;在多个纳米线中的每者周围独立地形成包覆材料，包覆材料具有第二带隙;使包覆材料接合；以及在包覆材料上设置栅极堆叠体，栅极堆叠体包括电介质材料和栅极电极。
[0056]在示例16中，示例11的方法中的多个纳米线的材料的带隙大于包覆材料的带隙。
[0057]在示例17中，示例11的方法中的包覆材料包括ΙΠ族和V族化合物材料。
[0058]在示例18中，示例11的方法中的形成包覆材料包括外延地生长包覆材料。
[0059]在示例19中，示例11的方法中的多个纳米线的材料包括娃并且包覆材料包括锗。
[0060]在示例20中，一种诸如三维晶体管结构或非平面晶体管结构(例如，三维M0SFET)等设备，其由示例15-19的方法中的任一者制造。
[0061 ]在以上的描述中，为了解释的目的，已经阐述了许多具体细节，以便提供对实施例的透彻理解。然而，对本领域的技术人员将显而易见的是，可以实施一个或多个其它实施例而无需这些具体细节中的某些具体细节。所描述的特定实施例并非被提供以限制本发明，而是被提供以说明本发明。本发明的范围并非由以上所提供的具体示例来确定，而是仅由以下的权利要求来确定。在其它实例中，已经以框图形式示出或者并未详细示出公知的结构、设备、和操作，以免模糊对本说明书的理解。在被认为适当的情况下，已经在附图之中重复了附图标记或者附图标记的结尾部分，以指示对应的或者类似的元件，这些元件可以可选地具有相似的特性。
[0062]还应当意识到，在整个本说明书中对例如“一个实施例”、“实施例”、“一个或多个实施例”、或“不同实施例”的引用表示:在对本发明的实施中，可以包括特定特征。类似地，应当意识到，为了使本公开内容简单化并有助于对各个创新方面的理解的目的，在本说明书中，有时将各个特征一起组合在单个实施例、附图、或其描述中。然而，这种公开方法并非将被解释为反映以下意图:本发明需要比每个权利要求中明确记载的特征多的特征。相反，如下列权利要求所反映的，创新方面可以在于比单个公开的实施例的所有特征少。因此，在【具体实施方式】之后的权利要求书由此被明确并入到该【具体实施方式】中，其中，每个权利要求其自身作为本发明的单独实施例而存在。
【主权项】
1.一种半导体设备，包括: 三维半导体主体，所述三维半导体主体包括沟道区以及设置在所述沟道区的相对的侧上的结区，所述三维半导体主体包括: 具有第一带隙的第一材料；以及 包括第二材料的多个纳米线，所述第二材料具有与所述第一带隙不同的第二带隙，所述多个纳米线设置在延伸穿过所述第一材料的分立平面中，以使得所述第一材料围绕所述多个纳米线中的每个纳米线；以及 设置在所述沟道区上的栅极堆叠体，所述栅极堆叠体包括设置在栅极电介质上的栅极电极。2.根据权利要求1所述的设备，其中，所述第一材料的带隙小于所述第二材料的带隙。3.根据权利要求1所述的设备，其中，所述第一材料包括m族和V族化合物材料。4.根据权利要求1所述的设备，其中，所述第一材料选自于由InGaAs/InP、GaAs/AlGaAs以及InSb/AlInSb构成的组。5.根据权利要求1所述的设备，其中，所述第一材料包括锗，并且所述第二材料包括硅。6.根据权利要求1所述的设备，其中，所述第一材料的截面形状不同于所述多个纳米线的截面形状。7.根据权利要求1所述的设备，其中，所述三维半导体主体设置在半导体衬底上。8.一种半导体设备，包括: 鳍状物，所述鳍状物包括在衬底上布置为堆叠构造的多个纳米线、以及具有第二带隙的包覆材料，每个纳米线包括具有第一带隙的材料，并且所述包覆材料围绕所述多个纳米线中的每个纳米线并且接合成一个主体； 设置在所述鳍状物的沟道区上的栅极堆叠体，所述栅极堆叠体包括栅极电介质以及栅极电极；以及 源极区和漏极，所述源极区和漏极均被限定在所述鳍状物中并且被限定在所述沟道区的相对的侧上。9.根据权利要求8所述的设备，其中，所述包覆材料的带隙小于所述纳米线的材料的带隙。10.根据权利要求8所述的设备，其中，所述包覆材料包括m族和V族化合物材料。11.根据权利要求8所述的设备，其中，所述包覆材料选自于由InGaAs/InP、GaAs/AlGaAs以及InSb/Al InSb构成的组。12.根据权利要求8所述的设备，其中，所述包覆材料包括锗，并且所述纳米线的材料包括娃。13.根据权利要求8所述的设备，其中，所述第一材料的截面形状不同于所述多个纳米线的截面形状。14.根据权利要求8所述的设备，其中，所述三维半导体主体设置在半导体衬底上。15.—种制造半导体器件的方法，包括: 在衬底上方的分立平面中形成多个纳米线，所述多个纳米线中的每个纳米线包括一材料，所述材料具有第一带隙； 在所述多个纳米线中的每个纳米线周围独立地形成包覆材料，所述包覆材料包括第二带隙； 使所述包覆材料接合；以及 在所述包覆材料上设置栅极堆叠体，所述栅极堆叠体包括电介质材料以及栅极电极。16.根据权利要求15所述的方法，其中，所述多个纳米线的所述材料的带隙大于所述包覆材料的带隙。17.根据权利要求15所述的方法，其中，所述包覆材料包括ΙΠ族和V族化合物材料。18.根据权利要求15所述的方法，其中，形成所述包覆材料包括外延地生长所述包覆材料。19.根据权利要求15所述的方法，其中，所述多个纳米线的所述材料包括硅，并且所述包覆材料包括锗。20.—种三维金属氧化物半导体场效应晶体管，其由根据权利要求15至19中的任一项所述的方法形成。
【文档编号】H01L29/78GK106030810SQ201380079216
【公开日】2016年10月12日
【申请日】2013年9月27日
【发明人】N·慕克吉, M·拉多萨夫列维奇, J·T·卡瓦列罗斯, R·皮拉里塞泰, N·戈埃尔, V·H·勒, G·杜威, B·舒金
【申请人】英特尔公司