专利名称：用于以超高稳定切换频率工作的dc－dc切换变换器的数字控制器的制作方法
技术领域：
本发明涉及一种用于控制低功率便携式设备中的电源的数字设备和方法。
背景技术：
模拟控制的切换式电源(SMPS)被用在诸如蜂窝电话、便携式数据助理和MP3播放器的低功率设备中，将可变电源(即，电池)电压转换为稳定的输出值。这种调节是通过模拟控制器和直流对直流(DC-DC)切换功率变换器的交互作用执行的。这种控制器的任务是监视输出电压，并且为有效地处理功率的切换变换器提供适当的低功率脉宽调制控制信号。为了实现整个系统的重量和尺寸的小型化，通常希望控制器以不会干扰所提供的设备的正确操作的高稳定频率(切换频率fsw)产生信号。在现有的便携式设备中，专用模拟集成电路(IC-s)通常被用于执行该控制任务。模拟控制器速度很快而且具有低功耗，但是还是有许多问题。它们通常需要长且乏味的设计过程，并且每当IC实现技术改变时经常需要完全重新设计，并因此不灵活且不适合于与大多数便携式设备所基于的快速变化的数字硬件一同集成。另外，模拟控制器对温度改变、制造工艺中的变化以及老化敏感。
低功率开关SMPS的数字控制可导致系统特性的显著改进。其能带来以下优势例如，先进的控制规则和功率管理技术的简单引入、使用允许更快速的开发和实现的自动设计工具、对外部影响和参数变化的低敏感性、以少量外部无源组件实现、以及设计可移植性，这允许从一种技术到另一种更先进的IC实现技术的简单过渡。所有这些都是需要用小型功率有效的硬件实现的现代便携式应用中高度期望的特征。
用于自动数字设计的现代工具允许快速开发工艺和从一种实现技术到另一种实现技术的简单设计过渡。另外，该数字实现受益于优良的灵活性。同一硬件可以执行多种不同功能并且现有的设计很容易被改变以更好地适合于其它的应用。
数字硬件还展示了对诸如温度改变或老化的外部影响的较低敏感性。数字系统的操作通常在所有工作条件下都保持不变。
此外，该数字控制还基于导致显著延长电池寿命的电压调节(scaling)，允许功率节省(管理)技术的简单实现。在这些技术中，为了实现最小功耗，设备的电源电压根据其处理的负载而变化。利用数字硬件，这些技术的实现不会显著增加系统复杂度。这可以通过与数字微处理器的简单通信来完成，这是最先进的便携式设备的标准部件。用模拟硬件实现功率节省技术是一项复杂的任务。其需要额外的硬件而且可能增大功耗和设备的尺寸。
虽然数字控制的上述优点是已知的，在低功率应用中，几乎独占地使用模拟脉宽调制(PWM)控制器。零星使用数字控制器的主要原因是它们的功耗和相比它们的模拟对应物低得多的切换频率。数字硬件的功耗与切换频率和硬件尺寸(片内面积)的乘积成正比，而且在现有解决方案中经常超过输出负载所消耗的功率。结果使得数字控制的SMPS的总体效率很低。较低的切换频率通常导致较大、较高以及更为昂贵的功率级，这将使上述数字控制的某些和全部优势无效。
数字控制的SMPS在低功率应用中的低下性能主要是由基本功能块、数字脉宽调制器、补偿器和模数控制器的低速和低功效操作引起的。最近的成果和出版物(下面的参考文献1-4)论证了具有改进性能的数字控制器。它们允许在诸如膝上型计算机和便携式摄录一体机的较大便携式系统中引入数字控制的SMPS，但是它们仍然不适合于较小的便携式设备。对于所针对的应用，它们仍然具有高功耗而且工作于相对低的切换频率。这些解决方案的最大频率在400kHz和1MHz之间，这大大低于工作于高达5MHz的频率的随手可用的模拟控制器的切换频率(参见下面的参考文献5-6)。已知的数字控制器也不能够与即将出现的SMPS一同工作，这是因为在不久的将来这些SMPS将被期望工作于显著高于10MHz的切换频率。
因此，所需要的是一种具有低功耗而且也能够在甚至超过10MHz(超高切换频率)的切换频率下工作的低功耗SMPS的数字控制设备和方法。
发明内容
本发明超前于现有技术，而且有助于通过提供一种能够工作于从1-12MHz的可编程切换频率的快速、低功率数字SMPS控制器来克服上述问题。该方案也很容易被修整以工作于更高的频率。仿真显示它能以优化工作于大约120MHz，而且构建了一种工作于60MHz的DPWM。由于以通常所使用的FPGA系统1实现，这种新的控制器能够以高的9位分辨率产生频率高达60MHz的脉宽调制信号。如果选择片内实现，该频率范围很容易进一步扩展。本发明可以仅以数字逻辑门电路实现，或者与数字门电路和最小数量的非常简单的模拟组件的组合实现。在后一种情况下，模拟组件可以用于进一步的功率和尺寸缩减，而且以一小部分的常规模拟设计所需的时间就能够开发。
本发明一方面在于一种用于适合于片内实现的低功率DC-DC切换式电源(SMPS)，并且用在便携式电池供电的系统中的新型数字控制器。该控制器允许在超高稳定切换频率下工作，而且可以用简单的低功率数字硬件实现。基于第二阶多位sigma-delta(∑-Δ)原理，这些优点可以通过将新设计的数字脉宽调制器(DPWM)与双重采样模式PID补偿器组合在一起实现。输出电压或者以低于切换频率(欠采样)的频率采样或者以切换速率采样。在稳定状态下，欠采样导致功耗降低，同时在瞬变期间以切换速率采样提供了快速瞬变响应。
本发明的另一方面在于一种双重采样/计时机制，其依赖于所述的DPWM但是还具有超出上述的特定DPWM的应用。因此，本发明的另一方面是一种用于控制双重采样/计时模式的设备和方法。
本发明的还一方面在于一种允许以大大高于10MHz的稳定切换频率功率有效工作的SMPS的数字控制方法。
下面仅通过举例的方式参考附图提供了优选实施例的详细描述，其中图1是由本发明的数字控制器调节的补偿(buck)变换器的框图；图2是基于多位第二阶sigma delta变换的本发明的数字脉宽调制器(DPWM)的框图；图3示出了多位第二阶sigma delta DPWM的详细实现；图4a示出了针对当使用第一阶多位sigma-delta DPWM时的情形，试验性切换变换器的输出电压中不合需要的低频音调。Ch1变换器输出电压(比例100mV/div)的ac成分；Ch2脉宽调制信号；图4b论证了第二阶多位sigma delta DPWM是如何去除试验系统中的噪声问题的。Ch1变换器输出电压(比例100mV/div)的ac成分；Ch2脉宽调制信号(图1的c(t))；图5论证了当前DPWM的可编程延迟元件的数字实现；图6描述了当前DPWM的可编程延迟元件的模拟实现；图7示出了允许与外部时钟信号频率同步的频率调节块；图8是示意本发明的数字控制器的双重采样/计时的框图；图9示出了基于灵活双重模式查询表的数字补偿器；图10示意了由∑-Δ数字脉宽调制器产生的60MHz的试验脉宽调制波形；图11示出了仿真结果由∑-ΔDPWM IC产生的115MHz的脉宽调制波形。C和c是空载时间电路(图4)的输出；任务(duty)6至9是10-位输入控制值d[n]的4个最高有效位；图12示意了Vin＝8V的2.06MHz切换频率下本发明的数字控制器的稳定状态操作。Ch.1输出电压Vout(t)(500mV/div)，Ch.2脉宽调制控制信号c(t)且时标为200ns/div；
图13示意了Vin＝3.3V的12MHz切换频率下本发明的数字控制器的稳定状态操作。Ch.1脉宽调制控制信号c(t)且时标为100ns/div，Ch.2输出电压Vout(t)(200mV/div)；图14示意了对于0.1和1A之间的负载变化的瞬时响应，Ch.1输出电压Vout(t)(50mV/div-ac标度)，Ch.2负载瞬变，且时标为100μs/div。
具体实施例方式
图1示出了由本发明的控制器调节的DC-DC(直流到直流)补偿切换变换器的框图。该控制器结合了本发明的新型DPWM，该DPWM部分基于A/D和D/A变换中使用的多位sigma-delta原理，并且基于新型的双重采样/计时控制机制，以利用简单的硬件实现高切换频率和低功耗。
图1的代表性补偿变换器通过在稳定的切换速率fsw＝1/Tsw下切换晶体管M以及通过改变晶体管处于导通状态期间的切换周期部分，将输入电压变换为较低的输出值。晶体管“导通时间”与整个切换周期的比率D＝ton/Ts被定义为占空比。晶体管输出处的脉动波形被传送到输出LC滤波器，以去除高频成分并获得负载所需的DC电压。
输出电压vout(t)的调节是如下执行的。模-数变换器(A/D)将衰减的模拟输出电压Hvout(t)转换为其数字等效值Hvout[n]。通常执行衰减以降低输出电压到用于A/D的适当值。在某些情况下，当调节的输出电压足够低时，就可能直接连接到A/D的输出。该数字等效值然后与形成误差信号e[n]的期望的参考值Vref[n]相比较，误差信号e[n]被传递到数字双模补偿器和模式控制电路。该补偿器处理误差信号并创建数字控制信号d[n]，数字控制信号d[n]是对2nd阶多位DPWM的输入。DPWM将控制值转换为占空比与d[n]成比例的脉宽调制信号c(t)。
控制值d[n]不仅依赖于误差信号e[n]，而且分别依赖于先前的误差和控制值e[n-1]、e[n-2]、和d[n-1]。一般而言，当误差信号为负，意指输出电压高于参考值，补偿器降低d[n]导致输出的减小。当输出电压较低则执行相反的动作。
优选地，控制器和切换变换器通过将低功率控制信号放大到适合于功率晶体管的级别的门驱动器相连。
基于2nd-阶多位Sigma-Delta原理的低功率超高频数字脉宽调制器在低功率DC-DC SMPS中，数字脉宽调制器(DPWM)不仅需要利用最小数量的功率提供高频信号而且应该能够准确地调节信号的占空比值(即，应当具有高分辨率)。针对下面列举的参考文献8、9中解释的原因，DPWM的高分辨率是精确的输出电压调节以及在输出没有不希望的“极限环”振荡的电源的工作所必需的。
高分辨率高频DPWM的设计已经被证明是一项具有挑战性的任务(如下面的参考文献10中所说明的)。现有技术解决方案提出的各种体系结构使得设计在片内面积和功耗之间，或者在切换频率和DPWM的分辨率之间折衷。常规的设计利用一个计数器，该计数器需要某个频率的时钟信号，该频率在大多数应用中要显著高于切换频率并因此当同时需要高频和高分辨率时通常显示出较高的功率耗散。包括环形振荡器(延迟元件)和多路复用器的设计具有相当低的功耗，但是为了创建高分辨率信号通常需要较大的片内面积(即，较大的多路复用器)。
诸如混合、延迟锁定环，以及分段延迟线的最近提出的体系结构或者结合了该两个之前的概念，或者与延迟元件的不同布置一同工作。这些解决方案论证了以直到1MHz频率的高分辨率(8-10位)工作，并且在较高频率下以降低了的分辨率工作。这些解决方案的分辨率和最大频率受延迟元件的传播时间(即，时间步)和包含在环内的元件数量的限制。
为改进DPWM的有效分辨率，根据本发明的一个特定实施例，可根据现有技术引入数字高频振动。然而，这种实现要求使用相对较大的查询表，并且为了显著改进有效DPWM分辨率要求相对较长的平均序列。另外，这种实现在输出引入了较大的低频振荡并且同样被证实对于低功率应用是不实用的。
在几个其它的解决方案中，sigma-delta(∑-Δ)调制器被用作功率数-模变换器、开关式放大器(如在参考文献10中所说明的)或者SMPS(如参考文献11中特别指出的)的部件。在功率放大器和数-模变换器中通常使用单比特sigma-delta调制器。其产生一组数字1和0，其中在大量周期之上的平均值等于所期望的高分辨率输入值。这种单比特实现方法通常不适用于低功率SMPS。由单比特∑-Δ调制器产生的信号序列具有能够干扰噪声敏感的电池供电的设备的可变频率。另外，可变频率致使切换变换器上的较高的电流压力，引入了附加损耗，并要求昂贵的功率放大级的显著的过度设计。该解决方案结合了较低分辨率的多位DPWM(核心DPWM)和第一阶∑-Δ，以仅部分消除噪声问题就实现稳定切换频率(如下面的参考文献11中所示)，并且通常导致有效分辨率的局部改善。在这些解决方案中，1st阶∑-Δ引入了音调(不希望的低频信号)(如下面的参考文献12中所描述的)，当核心DPWM的分辨率较低时该音调的幅度为不希望的大。此外，在这些解决方案中为了执行平均，使补偿器慢下来并且通常损害控制回路的动态(速度)。
2nd阶(∑-Δ)多位数字脉宽调制器体系结构图2和3中示出了我们在此介绍的新型DPWM结构。其消除了对功率耗散高频高分辨率DPWM的需求，并且从而实现高切换频率下的功率有效操作。在本发明的一个特定实施例中，本发明的2nd阶∑-ΔDPWM包括高频低分辨率DPWM(其被称为核心DPWM)、延迟线(优选图5所示的一组基于D-锁存器的延迟元件或图6所示的模拟元件)、以及两个加法器。
在图2和3示意的本发明的特定实现中，∑-ΔDPWM的有效分辨率为8位且低分辨率DPWM为3-位单元。应注意，图2和3的配置是用于示意目的。具有更多或更少数量的输入值位和不同的核心DPWM的分辨率的设计也是可能且可行的。该系统在可编程切换频率下使用时钟信号同步，该时钟信号是由低分辨率核心DPWM产生的。
图3示出了根据本发明的低分辨率可编程频率DPWM，其采用先前已知的环路振荡器体系结构(例如参考文献3中描述的)的修改。再次，尽管系统不需要任何外部时钟，如果这种特征是所期望的，则如图1所示可以使用外部信号同步其切换频率。
本发明的低分辨率DPWM可运行以改变八个可能的离散值(在这个例子中)0，0.125，0.25，0.375，0.5，0.675，0.75和0.875之间的脉宽调制信号c(t)的占空比。
变化是在几个切换周期之上执行的以产生平均占空比值，该值等于高分辨率数字控制命令d[n]，其在此情况下为一个8位值(参见图2和3)。使用2nd阶∑-Δ回路提供朝向高分率值方向的快速收敛，即短平均周期(如参考文献12中所特别指出的)。如参考文献12中所说明的，每个sigma-delta相当于内部反馈回路，其强制输出处的低分辨率值的序列具有如高分辨率输入同样的平均值。在这个特定实现中，如图3中所证明的，低分辨率输出是针对3-位核心DPWM的控制信号，而输入是允许2nd阶∑-Δ回路的全数字实现的d[n]。可以利用简单的硬件执行所需的处理。延迟块是使用两组D触发器寄存器实现的，并且通过避免使用功率和面积饥渴(area hungry)的乘法器的算术移位执行2乘。从而，使用小型、功率有效的硬件可实现完整的∑-Δ回路。
该平均是由切换变换器自身(即，输出LC滤波器)执行的，它们的转角频率fc=1/(2πLC)]]>显著低于fav＝1/Tav，在此Tav为平均周期。
表1和图4a和4b的试验波形论证了当前2nd阶∑-ΔDPWM优于先前建议的1st阶实现的优点。表1示出了图3所示的多位∑-ΔDPWM的逻辑状态的序列以及先前技术领域中存在的第一阶多位∑-ΔDPWM的逻辑状态序列。该状态是在24个切换周期之上观察到的，并且假定同样高的分辨率、任意选择的输入d[n]。还假定两个调制器都利用一个3-位低分辨率核心DPWM。
比较1st和2nd阶输出信号的序列，我们可以看出第一阶输出以显著低于切换频率的频率产生周期序列。在这种情形下，具备跟随以0.375的7个连续0.25值的特征的周期序列表示一个音调，它的频率针对某些输入可能低于输出LC滤波器转角频率。结果，该音调频率下的不希望的振荡是未抑制的，并且可能出现在使用试验性利用第一阶多位∑-ΔDPWM获得的变换器输出处，如图4a所示。
在2nd阶∑-ΔDPWM的情况下，如上面的表格所示，该音调被推向允许噪声消除和电源的正常工作的更高频率(超过LC转角频率)。在教科书(例如参考文献12)和许多研究论文中详尽描述了普通第二阶∑-Δ调制器的噪声抑制效应。图4b示出了当以图3的系统取代第一阶∑-ΔDPWM时获得的试验结果。它们证实了噪声抑制和2nd阶∑-ΔDPWM的正面效果。上述的表格还显示了当前的2nd阶体系结构对于高分辨率输入值有快得多的转换(仅在8个周期之后平均占空比达到高分辨率输入)，由此实现快速动态响应。
基于可编程环路振荡器的DPWN图3示出了具备基于环路振荡器的可编程频率的3-位核心DPWM。其由8到1多路复用器(通常为2Ntr到1，在此Ntr为核心DPWM的分辨率)、包括8个具备可编程延迟时间(通常2Nt个元件)的延迟线、以及S-R锁存器组成。在每个切换周期的开始设置输出SR锁存器，且脉冲通过振荡器从连接到0输入的元件传播到左边，并且输出信号c(t)升高。当脉冲通过振荡器传播达到根据输入字dtr[n]选择的输入时，输出SR被重置且输出降低。以这种方式形成脉宽调制信号。c(t)的频率，即切换频率，由环形振荡器的所有8个元件的总延迟确定。在DPWM的本实施例中，利用以下所示的模拟或者数字延迟元件可以改变频率。
可编程数字延迟元件图5的代表性可编程数字延迟元件产生十六个离散延时，其值依赖于4-位频率控制值f[3:0]。其包括十六个正沿触发的D触发器和两个4到1多路分压器。如图5所示，十二个D触发器被连接到一个多路复用器，每两个多路复用器输入(即，分接头)之间四个，且剩余的四个D触发器连接到另一个多路复用器，每两个分接头之间一个。信号从延迟元件i的输入到其输出Ou的传播时间(元件的延时)，依赖于内部延迟上的数量以极其到达根据f[3:0]选择的多路复用器的分接头之前信号传播经过的D触发器信号的数量。该信号通过由4个触发器形成的较大延迟模块组开始传播。然而，当其到达根据控制字f[3:2]的两个最高有效位选择的第一个多路复用器分接头时，信号移动经过该多路复用器并经过下一组单个D触发器延迟模块继续传播。最后，当其到达根据f[1:0]选择的第二个多路复用器的分接头时被移动到输出。
应注意，仅利用一个16到1位的多路复用器和每两个分接头之间的单个D触发器的可选实现也是可能的。然而，16到1多路复用器的实现将需要5个4到1的多路复用器，结果是比所提议的解决方案更大的片内面积。
可编程模拟延迟元件图6示出了在片内实现中可被用于进一步减小元件的尺寸和功耗的可编程数字延迟元件的模拟等同物。该元件包括修改的电流不足的延迟元件。在此情况下，通过放电在节点a看到的等同的电容创建延迟的N-MOS电流反射晶体管被一组十个的晶体管替代。它们中的五个充当逻辑开关而另外的五个是随图6所示的同一外部电路偏流的电流反射晶体管。在这个实现中，单个偏流电路在所有八个延迟元件当中共享。该电流反射晶体管尺寸不同(W/L，W/L，2W/L，4W/L，和8W/L)导致通过它们的偏流的不同反射，并且因此过渡(延迟)时间不同。通过改变过渡期间并行工作的电流反射的晶体管的数量，该可编程延时是通过频率控制输入f[3:0]和切换晶体管实现的，在此较大数量的晶体管对应较快的过渡时间。
频率同步模块在某些应用中，期望使SMPS的切换频率与外部时钟同步。图6示出了实现这个特征的新型频率同步模块。该同步是通过比较一半的外部信号周期与核心DPWM的一半的延迟元件的延时来实现的。
该系统由延迟线的“1/2+1个元件”复件、四个边缘触发的D触发器、组合逻辑和4-位寄存器(累加器)组成。对于这种情况，当使用基于3-位环的核心DPWM时，延迟线的该“1/2+1个元件”复件仅具有5个延迟元件，与DPWM的8个元件一致。在外部时钟的上升沿，启动信号被创建并经过延迟线复件，其的4th和5th元件(N/2和N/2+1)连接到两个边缘触发的触发器。然后，紧跟在负沿之后，创建一个选通信号并且取得两个复制的延迟元件的状态的“快照(snapshot)”并与简单数字逻辑一同处理。快照触发器的输出处的两个0指示较慢的传播(即，较长的切换周期)，并在数字逻辑的输出处产生1。结果，频率控制寄存器fsw[3:0]的值增大且切换频率相应地增大。数字逻辑的输入处的两个1指示以更快的切换频率工作，导致负的输出且致使fsw降低。当输入为10且频率寄存器保持不变时假定DPWM的半周期与外部时钟相等。
应注意，假定理想的外部时钟具有精确的50％的占空比。对于这种情况，当应用一个非理想的时钟信号时，当前的电路需要局部的修改。如果是那样的话，需要使用“全长+1”的复件替代延迟线，并且需要使用时钟信号的两个连续沿创建启动和选通信号。
双重采样/计时模式控制器本节示出了适用于与之前描述的DPWM以及与其它低功率高频配置一同使用的控制器。图8给出了该控制器的框图。其采用一个双重采样/计时方案，其结果是低功耗和对系统中的瞬变的快速响应。
该控制器如下操作利用有窗的(windowed)A/D将切换控制器的衰减的输出电压Hvout(t)(参见图1)转换为其数字等同物Hvout[n]，并且接着与参考值Vref[n]相比较。基于所设置的控制器的工作模式，有窗的A/D产生误差信号e[n](从-3到+3)的仅七个可能的离散值的其中之一。该误差是利用磁滞逻辑&时钟分配器模块监控的。
当该误差较小时，在-3到+3的范围内，该系统以低于切换频率的时钟(图5的clk 1)工作在稳定状态。在这个模式下，高分辨率控制值ds-s[n]每第六个周期被更新，以允许∑-ΔDPWM执行平均。在这个特定实现中，平均是在八个切换周期之上执行的，结果是脉宽调制信号的高效分辨率。另外，由于控制器的切换动作频度较低，且欠采样使功率消耗减至最小。此外，欠采样还使数字控制回路中的所有处理延迟的影响减至最小，包括A/D变换时间、数字补偿器的处理时间和DPWM的有效延迟，导致改进的系统稳定性。这是因为当采样/更新周期增大时，与延迟的比率成比例的相移和采样周期被最小化。
为了改进受稳定状态模式限制的该系统的动态特性，引入了动态模式(dynamic mode)。当磁滞逻辑识别出大于3的绝对误差时，控制器进入动态模式。在那时其改变系统的时钟频率，基于双重模式查询表(LUT)的补偿器的控制规则，并且有效去除∑-ΔDPWM的内部反馈的影响。在这种模式中，∑-ΔDPWM内部的快速DPWM由对应低分辨率核心DPWM输入值dtr[n]的控制输入的最高有效位直接馈给(参见图2和3)，输入值dtr[n]在每个切换周期更新。该控制器停留在动态模式直到误差的绝对值下降到低于1，并且其接着切换回到稳定状态模式。没有极限周期(limit-cycle)的操作所需的脉宽调制信号的高分辨率在稳定状态再次得到保证。当在瞬态中时，控制器运行得更快并且消耗更多的功率，当在稳定状态中时其运行得较慢并且效率更高。本构思是基于99％的时间我们都运行在稳定状态模式并且始终无需消耗功率。常规解决方案使用一种折衷办法，并且创建不是十分慢但比我们的控制器消耗更多功率的控制器。
基于双重-模式查询表的补偿器图9所示的双重模式查询表补偿器结合了具有在先前技术(下面的参考文献3)中所示的常规查询表补偿器的低功耗的基于常规乘法器的实现的灵活性。
在常规DSP和基于微处理器的补偿器实现中，数字乘法器被用于计算控制值d[n]。通常，该计算是利用当前误差信号值e[n]、先前的误差值e[n-1]，e[n-2]，...，e[n-k]和先前的控制输出值d[n-1]，d[n-2]，...，d[n-k]执行的。使用下面的公式可以描述用于计算该新值的一般算法d[n]＝α1d[n-1]+α2d[n-2]+...+αmd[n-m]+β1e[n]+β2e[n-1]+...+βke[n-k]在此，αi和βj是影响系统的动态性能的补偿器系数。这种类型的计算通常需要使用乘法器，乘法器通常占用较大的片内面积并且具有较高功耗。在低功率设备中，乘法器占用的功率数量通常无法忍受的高，甚至是在执行具有最小数量乘法的算法的时候，使得它们不适合用于所感兴趣的应用。
作为选择，在先前的技术(如参考文献3中的描述)中已经提议了一种基于查询表(LUT)的解决方案。在该提议的解决方案中，使用下面的公式来描述的少量的预先计算的值被保存在查询表中，消除了对功率饥渴的乘法器的需要d[n]＝d[n-1]+ae[n]+be[n-1]+ce[n-2]结果，显著降低了控制器的功耗并且允许在相对较小的芯片面积上实现。
然而，所提议的解决方案缺乏灵活性并且由此不适用于本控制方法。
图9的新型解决方案示出了具有用于说明特定控制值的多个条目的双重模式查询表。该表可被分为三个主要的部分，称为慢、普通、和快速。对应于较小误差信号值并以稳定状态工作的条目存储在较慢部分，而用于工作在动态模式的值被保存在该表的快速部分中。普通部分有两组寄存器并且该表格的输出依赖于由模式控制位选择的工作模式。这种实现允许调节器的灵活性在系统尺寸和复杂性方面具有最小的增长。应注意，具有两组完全独立的查询表的有效实现也是可能的。然而，就系统功耗和该补偿器占据的片内面积来说这种实现可能显著地效率更低。
验证本发明的操作是使用两个利用了不同的实现技术的实现来验证的。首先，建立一个利用廉价的FPGA开发板的全数字原型。然后，建立一个专用集成电路(ASIC)。该ASIC使用了图6所示的模拟延迟元件。
利用该FPGA系统，构成一个基于图2和3的框图的DPWM并且测量脉宽调制的波形。
图10示出了当控制命令d[n](参见图2)在两个8-位值之间改变时，使用逻辑分析器捕获的脉宽调制波形。可以看出，该新的DPWM的这种FPGA实现允许以直到60MHz的固定频率工作，其按照快于任何已知的固定频率全数字解决方案的数量排列。在此情况下，低分辨率DPWM的延迟元件由典型的传播延迟为2.5ns的FPGA’D-触发器构成。
试验验证(全数字FPGA实现)验证的结果证明了本发明的结构导致数字控制器在其下可使用的切换频率的显著提高。有理由设想通过将这个设计转移到比FPGA结构所使用的更快的集成电路之上，可以在甚至更高的频率(在100MHz范围内且带有优化大约为120MHz)下实现脉宽调制信号。这是基于对于本领域的技术人员来说众所周知的方式的集成电路的结构实现的。图11示出了这种片内实现的仿真结果，它们验证了在115MHz频率下工作。
闭环操作为了进一步验证该控制器的操作，构造了基于图1所示的框图的试验系统。为了限制补偿变换器的切换损耗，利用图5所示的可编程延迟元件将切换频率降低到2MHz。
该补偿变换器被设计为与从4到10V变化的输入电压一同工作，调节输出为3.3V并且在其输出提供一直到1A的电流。图12示出了稳定状态模式中闭环工作的结果。可以看出∑-ΔDPWM控制器是如何在连续的切换周期之上改变占空比(即，ton时间)以维持良好调节的输出电压。
图13示出了使用工作在12MHz超高切换频率的较小的300mW切换变换器的试验结果。在此情况下，调节的输出电压被设置为1.2V而输入电压为3.3V。这些结果是使用利用该新方法和模拟可编程延迟元件的专用集成电路获得的。
图14示出了对于输出负载在0.1A和1A之间改变的负载瞬态响应的测量结果。根据该瞬态，使用控制信号“模式”(参见图8)的高位值激活动态模式，并且控制器迅速减小由负载变化导致的过冲。在第二阶段，当输出电压接近了所期望的调节值时，“模式”信号回到值0，并且控制器回到具备改进的电压调节特征的稳定状态模式。可以看出的是，双重采样技术既产生良好的输出电压调节又达到快速动态响应的目的。
本文档描述了一种用于工作在超高稳定切换频率下的低功率DC-DC变换器的数字控制器。介绍了一种用于基于多位2nd阶sigma-delta变换(2nd阶∑-ΔDPWM)的数字脉宽调制器(DPWM)的新型体系结构。该2nd阶∑-ΔDPWM体系结构特别适用于片内实现。其允许创建高分辨率高频脉宽调制信号，并且可以以小型的低功率硬件实现。本发明还提出了一种新型双重采样/计时模式控制方案，该方案允许进一步缩减数字控制器的功耗而不损失控制器动态性能。试验性的基于FPGA的实现验证了本新型体系结构的优点。产生了60MHz频率下的脉宽调制信号并且证明了工作在2MHz下的DC-DC变换器的闭环操作。
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权利要求
1.一种用于DC-DC切换变换器中的数字控制器，所述数字控制器包括(a)多位数字脉宽调制器(DPWM)；以及(b)链接到所述DPWM的双重采样/计时模式补偿器；其特征在于，所述DWPM和所述双重采样/计时模式控制器的组合可操作地用于控制工作在高固定切换频率的低功率DC-DC开关式电源；以及其中所述数字控制器具有低功耗。
2.根据权利要求1所述的数字控制器，其特征在于，所述数字控制器的输出电压以低于所述切换频率的频率被采样(欠采样)或者以切换速率被采样。
3.根据权利要求2所述的数字控制器，其特征在于，所述欠采样导致当在瞬变期间时功耗减小，以所述切换速率采样提供了快速瞬变响应。
4.根据权利要求1所述的数字控制器，其特征在于，所述DPWM可操作用于基于来自多个切换周期的输出，在跨越所述多个切换周期的多个可能的离散值之间改变脉宽调制信号c(t)的占空比，建立平均占空比值，这种平均占空比值等于高分辨率数字控制命令。
5.根据权利要求1所述的数字控制器，其特征在于，所述DPWM基于所述第二阶多位sigma-delta(∑-Δ)原理。
6.根据权利要求5所述的数字控制器，其特征在于，所述数字控制器进一步包括用于减小所述DPWM的稳定状态中的功耗并改进有效分辨率，从而改进多个瞬变状态期间其的响应。
7.根据权利要求5所述的数字控制器，其特征在于，所述DPWM包括延迟线，并且这种延迟线包括数字可编程元件，使得能够在不同功率级进行频率切换。
8.根据权利要求7所述的数字控制器，其特征在于，所述数字控制器包括模拟可编程延迟元件和线加1频率调节器以实现与外部时钟的同步。
9.根据权利要求1所述的数字控制器，其特征在于，(a)在1和5MHz之间高频工作；(b)超快速切换频率在10MHz以上；(c)高分辨率是提供紧密输出电压调节而不限制循环振荡的分辨率；以及(d)低分辨率是基于常规计数器的解决方案的分辨率，所述解决方案在高频(按照上述的(a))具有小于6位的分辨率。
10.一种以相对高的固定切换频率控制低功率DC-DC开关式电源的方法，其特征在于，(a)在高分辨率数字脉宽调制器(DPWM)的稳定状态中进行欠采样；以及(b)瞬变期间以切换速率采样，以致于所述DPWM的有效分辨率相对较低。
11.根据权利要求10所述的方法，其特征在于，(a)在1和5MHz之间高频工作；(b)超快速切换频率在10MHz以上；(c)高分辨率是提供紧密输出电压调节而不限制循环振荡的分辨率；以及(d)低分辨率是基于常规计数器的解决方案的分辨率，所述解决方案在高频(按照上述的(a))具有小于6位的分辨率。
12.根据权利要求10所述的方法，其特征在于，第二阶多位sigma-delta(∑-Δ)原理与双重采样补偿器相结合以实现高频和低功耗。
13.根据权利要求10所述的方法，其特征在于，第二阶多位sigma-delta(∑-Δ)原理被用于消除来自所述DPWM的一部分的DC-DC的音调。
14.根据权利要求10所述的方法，其特征在于，所述DPWM基于环路振荡器结构，并且所述方法包括用于控制所述DPWM的频率的数字化方法。
15.根据权利要求14所述的方法，其特征在于，混合信号实现被用于基于环路振荡器控制所述DPWM的频率。
全文摘要
本发明提供了一种适用于片内实现并且用在便携式电池供电的系统中的用于低功率DC－DC开关式电源(SMPS)的数字控制器。该数字控制器允许在超高固定切换频率下工作，并且能够以简单的低功率数字硬件实现。该数字控制器包括数字脉宽调制器(DPWM)，基于多位2nd阶sigma－delta(∑－Δ)原理，以及双重采样模式PID补偿器。该数字控制器的输出电压以低于切换频率的频率被采样(欠采样)或者以切换速率被采样。在稳定状态，欠采样导致当在瞬变期间时功耗减小，以所述切换速率采样提供了快速瞬变响应。本发明的另一方面是一种双重采样/计时方案，其依赖于上述的DPWM。本发明还提供一种用于控制工作在高固定切换频率下的低功率DC－DC开关式电源的方法。
文档编号H02M3/335GK101061627SQ200580039198
公开日2007年10月24日 申请日期2005年10月3日 优先权日2004年10月1日
发明者亚历山大·普罗迪奇 申请人:亚历山大·普罗迪奇