一种用于电源变换器的功率集成电路及制造方法

专利名称：一种用于电源变换器的功率集成电路及制造方法
技术领域：
本发明涉及半导体器件，具体涉及(交流/直流)AC/DC电源变换器领域内集成功 率开关和漏电流器件的半导体器件。
背景技术：
电源变换器被广泛用于便携式设备，大部分场合都对体积要求很高，体积和成本 是电源变换器，如直流/直流(DC/DC)电源变换器或AC/DC电源变换器的两个重要的考虑 因素。常规的电源变换器通常包含一块控制电路芯片和一些外部元件如开关管、电感、电容 等组成。而外部元件越少越好，以减少系统体积，同时降低系统成本。图1示出了一个现有的离线式AC/DC电源变换器100拓扑图。该电源变换器包含 整流器11，将高压交流电(HVAC)如市电220 V整流成高压直流线电压(HVDC)，如380V直流 电；和DC-DC变换器，将HVDC变换成低压直流电(LVDC)，如3. 6V直流电，用于为便携设备 提供电源。在该图中，DC-DC变换器采用反激式电压变换器，它通过原边开关Q的开通和关 断，经变压器T将HVDC传递到副边，形成低压的周期电压信号，再经过整流管D的整流和电 容Co的滤波，在Co两端得到低压直流电LVDC。其中原边开关Q含栅极端，受栅极端信号的 控制，具有导通和关断动作，该栅极端信号由控制电路输出。控制电路通常为一控制芯片， 须由一低直流电压供电才能正常工作。在正常的工作中，控制电路通过辅助绕组L3供电。辅助绕组经由原边开关Q的开 关动作和变压器T，将HVDC同时传递到L3，形成低压的周期电压信号，该周期电压信号经过 整流管Dl的整流，输出直流电压至控制芯片的管脚1，为控制芯片提供电源。然而，在电源 变换器启动时，由于开关Q未进入正常开关动作，L3不能为控制芯片提供稳定的电源，需要 通过线电压HVDC供电。由于线电压很高，因此需要采用一个漏电流器件将高压HVDC转换 成低压直流电。如图1所示，现有的漏电流器件采用由大电阻构成的分压器，在这种形式中，需要 增加大电阻R等外部元件。这些外部元件体积较大，同时系统成本也较高。为此，现有的另 一种方法是将漏电流器件集成在控制芯片上。为便于融合低压控制电路和高压线电压，需 要采用高成本的高阻衬底，同时，芯片制造工艺步骤增加，也大大提高了制造的成本。

发明内容
本发明的目的是提供一种电源变换器，可以更低成本地实现系统体积更小，并进
一步提高可靠性。本发明的另一个目的是提供一种应用于上述电源变换器的功率集成电路。本发明还有一个目的是提供一种上述功率集成电路的制造方法。本发明的电源变换器包含控制电路，开关器件和漏电流器件，其中控制电路输出 栅极驱动信号至开关器件的栅极，使开关器件具有导通和关断动作，漏电流器件耦合至控 制电路为控制电路供电。其中漏电流器件和开关器件制作在同一半导体衬底上，控制电路
5制作在另一半导体衬底上。在一个实施例中，开关器件和漏电流器件的漏极短接，漏电流器 件的源极耦合至控制电路在电源变换器启动时为控制电路供电。在一个实施例中，开关器件为MOSFET，漏电流器件为JFET，其中MOSFET与JFET的 漏极短接，JFET的栅极和源极短接并为控制电路供电，或者JFET的栅极浮置。在另一个实 施例中，开关器件和漏电流器件都为M0SFET，其中开关器件MOSFET的的阈值电压和漏电流 器件MOSFET的阈值电压极性不同，如开关器件为增强型N型NVDM0S，漏电流器件为耗尽型 NVDMOS。其中开关器件MOSFET和漏电流器件MOSFET的栅极短接，开关器件MOSFET和漏电 流器件MOSFET的漏极短接，漏电流器件MOSFET的源极为控制电路供电。在一种实施方式中，开关器件和漏电流器件的功率芯片和含控制电路的控制芯片 被封装在一个封装体中，以进一步减小系统尺寸。其中制作漏电流器件和开关器件的半导 体衬底比制作控制电路的半导体衬底具有更高的电阻率。电源变换器可进一步包含整流电路，接收交流市电，提供整流直流电；原边绕组， 接收整流直流电，并和开关器件串联；副边绕组，通过变压器耦合至原边绕组；整流管，耦 合至副边绕组，对副边绕组输出的信号进行整流和滤波电容，耦合至整流管，对整流管输出 的信号进行滤波。本发明还公开了一种电源变换器，包含原边绕组、副边绕组、控制电路和功率集成 电路。其中副边绕组通过变压器耦合至原边绕组。功率集成电路包含一耦合至控制电路的 栅极端，一耦合至原边绕组的漏极端，一耦合至原边地的第一源极端和一耦合至控制电路 的第二源极端。功率集成电路在同一衬底上包含第一种晶体管和第二种晶体管，其中第一 种晶体管为开关管，和原边绕组串联，第二种晶体管用于为控制电路供电；功率集成电路的 栅极端连接第一种晶体管的栅极，漏极端连接第一种晶体管和第二种晶体管的漏极，第一 源极端连接第一种晶体管的源极，第二源极端连接第二种晶体管的源极用于在电源变换器 启动时为控制电路供电。功率集成电路也可包含第一类功率器件和第二类功率器件，并进一步包含一栅 极端，连接至少一类功率器件的栅极；一漏极端，连接所述第一类功率器件和第二类功率器 件的漏极；第一源极端，连接所述第一类功率器件的源极；以及第二源极端，连接所述第二 类功率器件的源极。本发明还公开了一种半导体制造方法，包括步骤一在第一型高浓度掺杂的半导 体衬底上制作第一型低浓度掺杂的外延层；步骤二 在外延层上制作氧化物层和多晶硅 层，并刻蚀掉部分氧化物层和多晶硅层；步骤三在刻蚀区域进行第二型掺杂；
步骤四选择性地对第二型掺杂区和外延层进行第一型高浓度掺杂；步骤五制造金 属层并刻蚀成型。其中在步骤四和步骤五之间可进一步包括制造介质层和刻蚀介质层。该 制造方法可用于在同一半导体衬底上制造DMOS和JFET，其中步骤一的半导体衬底形成 DMOS和JFET的漏极；步骤二的氧化物层和多晶硅层形成DMOS的栅极；步骤三的第二型掺 杂形成DMOS的基区和JFET的栅极区；步骤四，对DMOS基区的部分区域和JFET栅极区中间 的区域进行高浓度第一型掺杂，形成DMOS的源极接触区和JFET的源极区；步骤五的金属层 将DMOS的基区和源极接触区短接并形成DMOS的源极端，金属层将JFET的源极区短接形成 JFET的源极端。在另一种实施方式中，步骤三的氧化物层和多晶硅层进一步在JFET的源 极区和栅极区之间形成掺杂阻挡层。步骤五的金属层可将JFET的栅极区和源极区进行短接。在步骤三和步骤四之间可进一步包含对DMOS的基区和JFET的栅极区进行第二次高浓 度第二型掺杂的步骤。该制造方法还可用于在同一半导体衬底上制造增强型DMOS和耗尽 型DM0S，其中步骤一的半导体衬底形成DMOS的漏极；对耗尽型DMOS区域的外延层进行第 一型掺杂；步骤二的氧化物层和多晶硅层形成DMOS的栅极；步骤三的第二型掺杂形成DMOS 的基区；步骤四，对DMOS基区的部分区域进行高浓度第一型掺杂，形成DMOS的源极接触区； 步骤五的金属层将增强型DMOS的基区和源极接触区短接并形成增强型DMOS的源极端，金 属层将耗尽型DMOS的基区和源极接触区短接并形成耗尽型DMOS的源极端。本发明公开的用于电源变换器的功率集成电路，将开关器件和漏电流器件集成在 一个半导体衬底上，在电源变换器启动时为控制电路提供了可靠的供电方式，同时该制造 方式成本低，系统体积小。


图1为现有的AC-DC电源变换器示意图，采用分压器为控制芯片提供启动电源。图2为本发明的一个电源变换器示意图实施例，将漏电流器件和原边开关集成。图3为本发明的一个电源变换器封装示意图实施例。图4为本发明的一个将金属氧化物半导体场效应晶体管(MOSFET)和一结型场效 应晶体管(JFET)集成的实施例示意图，其中图4A中JFET的栅极和源极短路，图4B中JFET 的栅极浮置。图5为本发明的另一个将两种金属氧化物半导体场效应晶体管(MOSFET)集成的 实施例示意图。图6为图5中两种金属氧化物半导体场效应晶体管(MOSFET)的伏安特性。图7为现有技术的MOSFET及其半导体结构。图8为图7中MOSFET的常规制造工艺流程示意图。图9A、图9B分别为对应图4A、图4B中器件的制造工艺流程图实施例。图10为图9中半导体器件的俯视示意图。图11为对应图5中器件的制造工艺流程图实施例。
具体实施例方式图2示出了本发明的一个电源变换器系统200实施例。电源变换器200系统包含 一功率集成电路21和控制电路22。其中功率集成电路21集成有功率开关Q 211和漏电流 器件212，功率开关Q 211和漏电流器件212都为功率器件，制作在同一半导体衬底上。控 制电路22制作在另一半导体衬底上。功率开关Q 211作为开关式电源变换器的主电路开 关，漏电流器件212耦合至控制电路用于在电源变换器启动时为控制电路22供电。该集成 电路21包含栅极端G，连接功率开关Q的栅极；漏极端D，连接功率开关Q和漏电流器件212 的漏极；第一源极端Si，连接功率开关Q 211的源极；以及第二源极端S2，连接漏电流器件 212的源极。在图示的反激式电压变换器系统中，集成电路21的栅极端G和控制电路的控 制信号输出端2连接，使得功率开关Q受控制电路22输出的栅极驱动信号控制具有导通和 关断动作。在一种实施方式中，控制电路输出的栅极驱动信号为脉宽调制信号(PWM)，功率 开关工作于完全导通或完全关断状态。在另一种实施方式中，控制电路输出的栅极驱动信号可为连续的信号，功率开关Q可工作于不完全导通的状态。漏极端D和原边绕组Ll的低 位端连接(原边绕组的高位端连接线电压HVDC)。第一源极端Sl和原边地连接。第二源极 端S2和控制电路22的电源输入端1连接，用于为控制电路22提供启动电源。其中集成电 路的管脚和其它部件可通过电阻等器件连接，亦称“耦合”。在一种实施方式中，功率集成电路21作为高压功率器件制造在一个半导体衬底 上，形成功率芯片，控制电路22作为低压器件制造在另一个半导体衬底上，形成控制芯片。 制作漏电流器件212和原边开关Q 211的半导体衬底比制作控制电路22的半导体衬底具 有更高的电阻率。该电源变换器系统200实施例进一步包含整流电路11，将高压交流电(如220V交 流)整流成直流HVDC，作为反激式电压变换器的输入电压，反激式电压变换器将高压直流电 HVDC转换成低压直流电LVDC，为负载提供电源。其中反激式电源变换器包含由功率开关Q 211、原边绕组Li、副边绕组L2、整流管D和滤波电容Co组成的主电路，以及控制电路22、漏 电流器件212、辅助绕组L3和整流管Dl等。原边功率开关Q的开通和关断，将HVDC切换成 周期信号，经变压器T在副边绕组L2得到低压周期信号，再经过整流管D的整流和电容Co 的滤波，在Co两端得到低压直流电LVDC。其中功率开关Q 211的开关动作受控制电路22 控制。控制电路22在启动时由漏电流器件212供电，在正常工作时由辅助绕组L3经过整 流管Dl供电。图2所示的功率开关为低位开关，位于原边绕组和原边地之间，在另外一个实施 例中，当功率开关为高位开关串联于HVDC正电压和原边绕组Ll之间时，根据上述的描述， 该技术领域的普通技术人员可简单地得到功率集成电路也可包含一输入栅极端、一第一输 出源极端和两个第二输出漏极端，其中栅极端连接控制电路的控制信号输出端，源极端连 接开关器件和漏电流器件的源极，两个漏极端分别为第一漏极端和第二漏极端，其中第一 漏极端连接开关器件的漏极，第二漏极端连接漏电流器件的漏极。图3为一个多芯片封装体300实施例示意图，将控制芯片和功率芯片封装在一个 封装体中。其中控制电路芯片含低压器件一控制电路，功率芯片含高压器件一漏电流器件 和功率开关。通过多芯片封装，系统的体积进一步减小。图4A、图4B所示为本发明的一种功率集成电路400A/400B的电路拓扑图实施例。 该功率集成电路400A/400B包含两类功率器件，分别为功率开关Q和漏电流器件LD。其中 功率开关Q为M0SFET，漏电流器件LD为JFET，MOSFET的漏极和JFET的漏极短接形成漏极 端D，M0SFET Q的源极形成第一源极端Si，JFET LD的源极形成第二源极端S2。图4A、4B所 示的实施例采用了 N型MOSFET和N型JFET。在图4A所示的功率集成电路400A实施例中， N型JFET的栅极和其源极S2短接。在图4B所示的功率集成电路400B实施例中，JFET的 栅极浮置。当系统开始启动时，MOSFET Q栅极G处的栅极驱动电压为低电平，MOSFET Q还 未进入开关动作，原边绕组Ll低位端电压为直流线电压HVDC，因此漏极端D处电压VD=VHVDC。 此时N型JFET LD由于高压的漏极电压而导通，电流从漏极端D经漏电流器件LD流入源极 端S2，为控制电路提供电源。当控制电路完全上电时，控制电路输出有效的栅极驱动信号， 控制MOSFET Q进入正常的开关动作。当系统完全启动后，漏极电压为周期性信号，系统主 要通过辅助绕组L3为控制电路供电。图5所示为本发明的另一种功率集成电路500的电路拓扑图实施例。该功率集成电路包含两类功率器件，分别为功率开关Q和漏电流器件LD。在该实施例中，功率开关Q和 漏电流器件LD都为M0SFET，两者具有不同极性的阈值电压。通常，功率开关Q截止时栅极 端信号电压为零值，这里所说的不同极性指一个阈值电压大于功率开关Q截止时的栅极端 信号电压，为正值；另一个阈值电压小于功率开关Q截止时的栅极端信号电压，为负值。图 示的实施例采用了 N型器件。其中功率开关Q和漏电流器件LD的栅极短接，形成共用的栅 极端G，漏极短接形成共用的漏极端D，功率开关Q的源极形成第一源极端Si，漏电流器件 LD的源极形成第二源极端S2。功率开关Q的阈值电压比漏电流器件LD高，见图6A和6B。如图6A所示，用作功 率开关的MOSFET Q为增强型场效应管，其阈值电压VTHl为正值，在栅源电压为零时处于截 止状态。再看图6B，用作漏电流器件的MOSFET LD为耗尽型场效应管，其阈值电压VTH2为 负值，如-0.05V，在栅源电压为零时处于导通状态。在系统启动时，MOSFET Q未开始工作，栅 极端G输入电压为低电平，因此增强型MOSFET Q处于截止状态而耗尽型MOSFET LD则处于 导通状态。漏极端电压为线电压，电流从漏极端D通过漏电流器件LD流向第二源极端S2， 为控制电路供电。当控制电路完全上电后，系统主要通过辅助绕组L3为控制电路供电。在另外一个实施例中，当开关器件为高位开关时，本领域的普通技术人员可简单 的得到，开关器件和漏电流器件的源极短接，漏极相互独立。在本发明的一种实施方式中，图4A、4B和图5所示的MOSFET和JFET器件都为垂 直型半导体器件。功率开关和漏电流器件集成在一个高阻半导体衬底上。通过共用垂直型 MOSFET工艺中的掩膜制作漏电流器件的JFET或耗尽型M0SFET。因此，成本增加很少。下 面，我们先介绍一下垂直型双扩散MOSFET (VDMOS)的常规工艺步骤，再此基础上便于描述 漏电流器件的制作工艺。图7A、7B和图8示出了传统的垂直型MOSFET晶体管(VDMOS)的横截面结构700、 符号及其制造工艺800。图7A-图11中的半导体结构只示意了功率集成电路的部分区域， 事实上，在半导体衬底上可制作任意个晶体管单元。继续参看图7A，该半导体器件上制做有 多个VDMOS单元，每个单元包含栅极区74、源极区77和漏极区70，其中栅极区74相连组成 VDMOS的栅极G，多个源极区77相连组成VDMOS的源极S，漏极70 D为衬底本身。如图7A 所示，该VDMOS器件包含高掺杂的N型(N+)衬底70和低掺杂的N型(N-)外延层71。N-外 延层71电阻率较高。外延层71上部掺杂P+基区75，P+基区75掺杂N+源极接触区77， 其中P+基区75和N+源极接触区77通过导电层短接。在两个N+源极接触区77之间，在 N-外延层71之上制作有栅极区74。其中栅极74包含一层绝缘层72和一导体层73，绝缘 层72如氧化物和外延层71接触，在绝缘层72之上制作导体层73，如多晶硅或金属。N+衬 底70作为VDMOS的漏极。当栅源电压Ves为零，漏源电压Vds为正时，P+基区75与N-外延 层71之间的PN结反偏，漏源极之间无电流流过，VDMOS截止。当栅源极间加正电压并大于 阈值电压时，栅极下P+区75反型形成N沟道，PN结消失，漏极和源极之间导电。接下来结合图8，具体介绍VDMOS的制造工艺800。在步骤A，在高浓度掺杂的N+衬底80上制作低浓度掺杂的N-外延层81。在一个 实施例中，N+衬底80中掺杂有砷或锑，掺杂浓度为约102°cm_3。N-外延层81厚度可选，用于 承受设计的电压强度，在一个实施例中，N-外延层81厚度约50 μ m，掺杂浓度为约IO14CnT3 的磷。
9
在步骤B，在外延层81上制作氧化物层82和多晶硅层83。在步骤C，首先使用用于形成栅极区的掩膜，利用光刻工艺形成栅极区图案。再利 用刻蚀工艺刻蚀掉部分氧化物层82和多晶硅层83，露出外延层81，形成栅极区。光刻工艺 作为半导体工艺的基础工艺，包含在表面涂覆光刻胶，在掩膜的作用下对光刻胶进行光处 理，对光刻胶进行化学处理，去掉部分光刻胶，形成掩膜的图样。在步骤D，将P型掺杂剂掺杂入步骤C的刻蚀区域，形成P基区85。在步骤E，使用第二张掩膜，在P基区的中间区域第二次注入高浓度的P型掺杂物， 形成P+基区86。该步骤用于降低VDMOS的寄生二极管效应。在步骤F，使用用于形成源极区的掩膜，利用光刻工艺形成源极接触区图案，再对 该区域进行高浓度N型掺杂，形成N+源极接触区87。接下来还可进行热处理对该掺杂区 87进行扩散。在步骤G，淀积介质层88。该步骤可包括旋涂、平滑处理和热回流处理等工艺。该 介质层可采用硼磷硅(酸盐)玻璃材料(BPSG)。在步骤H，使用另一张掩膜，对介质层88进行刻蚀并淀积金属层89，使得器件的源 极接触区87和基区85短接并通过金属层89和外部电连接。下面将根据上述VDMOS工艺步骤描述本发明的图4A、4B和图5中所示的集成功率 开关和漏电流器件的功率集成电路的制造工艺。这些功率集成电路兼容VDMOS的制造工艺 和掩膜，只需改变掩膜的图样，用于同时制造功率开关和漏电流器件，因此成本很低。图9A示出了功率集成电路90A的半导体结构及制造方法实施例900A。功率集成 电路90A包含作为开关器件的MOSFET晶体管，如图中虚线的右侧区所示。在图2所示的实 施例中，VDMOS晶体管作为原边开关和原边绕组串联耦合。功率集成电路90A还包含作为漏 电流器件的JFET晶体管，如图中虚线的左侧区所示。在图2所示的实施例中，JFET晶体管 用于在电源变换器启动时为控制电路供电。在图9A所示的实施例中，功率集成电路90A包 含栅极端，连接MOSFET晶体管的栅极90 ；漏极端，即衬底80，作为MOSFET晶体管和JFET晶 体管共用的漏极；第一源极端，连接MOSFET晶体管的源极87，第二源极端，连接JFET晶体 管的源极97。其中JFET晶体管包含N+漏极区(衬底)80，P+栅极区95A和N+源极区97A。 当电源变换器系统200启动时，栅源电压Ves为低，漏源电压Vds为高，漏极区80和源极区 97A间形成电流通路，为控制电路供电。该功率集成电路90A的工艺与VDMOS兼容，其中步骤A-C参见图8，用于生长外延 层和制作VDMOS的栅极90。在步骤D，进行P型掺杂，形成VDMOS的P基区85和JFET的P栅极区95A。在步骤E，利用第二张掩膜，对步骤D形成的VDMOS的P基区85和JFET的P栅极 区95A再次进行高浓度P型掺杂，减小肖特基接触形成的寄生二极管效应。在步骤F，利用第三张掩膜，对VDMOS的源极接触区87和JFET的源极区97A中间 的部位进行高浓度N型掺杂，分别形成VDMOS和JFET的N+源极区。步骤G和步骤H分别为淀积介质层98并刻蚀成型，以及制作并成型金属层99。其 中通过金属层99，所有VDMOS单元的源极接触区87和基区85短接，所有JFET单元的栅极 区95A和源极区97A短接。图9B示出了图4B中功率集成电路90B的半导体结构及制造方法实施例900B。功率集成电路90B和功率集成电路90A的不同之处在于JFET器件的源极97B和栅极95B电 隔离，并使JFET的栅极区95B浮置。为了有效实现JFET器件源极和栅极的电隔离，一种方 法是如图9B所示，在JFET器件的源极区97B和栅极区95B之间，通过制造金属氧化物94B 作为掺杂阻挡层。该金属氧化物阻挡层94B和VDMOS的栅极区94同时在步骤B和步骤C 形成。功率集成电路90B的制造与VDMOS兼容。图9B示出了功率集成电路90B的一种 制造方法实施例900B。其中步骤A-C参见图8，步骤A为制作外延层81，步骤B为制造金属 氧化物层，步骤C形成VDMOS的栅极区94和用于JFET的阻挡层94B (JFET的源极区和栅 极区之间)。在步骤D，进行P型掺杂，形成VDMOS的P基区85和JFET的P栅极区95B。在步骤E，利用第二张掩膜，对步骤D形成的VDMOS的P基区85和JFET的P栅极 区95B再次进行高浓度P型掺杂。在步骤F，利用第三张掩膜，对VDMOS的源极接触区87和JFET的源极区97B进行 高浓度N型掺杂，形成VDMOS源极和JFET的源极。步骤G和步骤H分别为淀积介质层98并刻蚀成型，以及制作并成型金属层99B。 金属层99B将VDMOS的源极接触区87和基区85短接。同时将所有JFET单元的源极区97B 连接。图10示出了一种图5所示的功率集成电路100D的半导体结构及其制造工艺1000 的实施例。半导体结构的虚线左侧所示为作为漏电流器件的VDMOS晶体管，虚线右侧为作 为功率开关器件的VDMOS晶体管。其中功率开关器件为增强型MOSFET晶体管，漏电流器件 为耗尽型MOSFET晶体管。在图2所示的实施例中，左侧的耗尽型VDMOS用于在电源变换器 启动时为控制电路供电，右侧的增强型VDMOS作为电源变换器的主开关和原边绕组耦合。 在图10所示的实施例中，功率集成电路100D包含栅极端，连接耗尽型VDMOS晶体管的栅极 103和增强型VDMOS晶体管的栅极102 ；漏极端，即衬底80，作为耗尽型VDMOS晶体管和增 强型VDMOS晶体管共用的漏极；第一源极端，连接增强型VDMOS晶体管的源极87，第二源极 端，连接耗尽型VDMOS晶体管的源极107。下面结合图例介绍在同一半导体衬底上制作增强型VDMOS和耗尽型VDM0S。耗尽 型VDMOS的制作工艺相对增强型VDMOS (如图8所示)可通过增加一个掺杂步骤实现，因此 需要增加额外的一张掩膜，其余工艺与图8所示的传统增强型VDMOS晶体管的制造工艺兼 容，只需改变掩膜的图形用于同时制作增强型VDMOS晶体管和耗尽型VDMOS晶体管。如图 10所示，将漏电流器件区的晶体管沟道111掺杂成N型形成耗尽型VDM0S，这样，当栅源电 压Ves为零、漏源电压Vds为正时，没有反偏PN结存在，耗尽型VDMOS呈导通状态。参看图8 所示工艺步骤，在步骤A后，增加额外的步骤Al，它采用额外的一张掩膜，在如图所示左侧 的耗尽型VDMOS晶体管区域掺杂薄形的N型区101。N型区的浓度使得在步骤D的P型掺 杂后仍呈N型，厚度比步骤D的P型掺杂薄。这样，左侧的VDMOS晶体管沟道为N型，将阈 值电压降为负值，形成耗尽型晶体管。步骤B-H参见如图8所示的制造工艺800。图11示出了一个图4A、图4B和图5中功率集成电路晶片的俯视平面布局图1100 实施例。在该平面布局图上，分别布局了连接MOSFET栅极的栅极金属层G，连接开关器件源 极的第一源极金属层Sl和连接漏电流器件源极的第二源极金属层S2。在这些金属层上，可进一步制作焊盘。功率集成电路的漏极位于该晶片的背面。由于漏电流器件只需向控制电 路提供少量的能量，因此，通常漏电流器件单元数很少，占整个集成电路晶片的面积比率较虽然上述的实施例描述的都为N型半导体器件，本发明也可用于P型半导体器件， 仅需将上述实施例的N型改为P型，P型改为N型即可实现。上述描述仅针对个别具体实施例，本发明也包含通过可替换的常规手段得到的实 施例。如该集成有漏电流器件和开关的集成电路也可用于其它类型的电源变换器或其它类 型的电路中，其中漏电流器件用于从较高电压的直流电产生较低电压，如为低电压控制器 提供电源等。VDMOS的制造工艺可进一步包含其它的公知工艺，或减少某些步骤，如取消步 骤E中的第二次同型掺杂等。在一个实施例中，在功率集成电路上，还可包含其它类型的结 构和部件，如其它类型的功率器件等。在另一个实施例中，形成开关器件的多个晶体管参数 略有不同，如阈值电压，掺杂浓度等由于工艺水平的限制而略有不同；或形成漏电流器件的 多个晶体管参数略有不同。通过上述的实施例可以看到，漏电流器件通过仅改变掩膜的图 形或增加很少的步骤就可和VDMOS的工艺完全兼容，成本和体积增加很少。另外，本发明中出现的“A与B短接”或“短接A或B”指通过金属、多晶硅等导电 性高的物体接触连接A和B，也可表示A或B为同一物体或部分的两个不同的称谓。“连接” 或“耦接”可表示直接连接，也可表示通过“电阻”、“寄生电容”、“寄生电感”或其它部分的 间接连接。
权利要求
一种电源变换器，包含控制电路，输出栅极驱动信号；开关器件，含栅极，受栅极驱动信号控制具有导通和关断动作；漏电流器件，耦合至控制电路为控制电路供电，其中漏电流器件和开关器件制作在同一半导体衬底上，控制电路制作在另一半导体衬底上。
2.如权利要求1所述的电源变换器，其特征在于，开关器件和漏电流器件的漏极短接， 漏电流器件的源极耦合至控制电路为控制电路供电。
3.如权利要求1所述的电源变换器，其特征在于，漏电流器件用于在电源变换器启动 时为控制电路供电。
4.如权利要求1所述的电源变换器，其特征在于，开关器件为M0SFET，漏电流器件为 JFET。
5.如权利要求4所述的电源变换器，其特征在于，开关器件与漏电流器件的漏极短接， 漏电流器件的栅极和源极短接并为控制电路供电。
6.如权利要求4所述的电源变换器，其特征在于，开关器件与漏电流器件的漏极短接， 漏电流器件的栅极浮置，漏电流器件的源极为控制电路供电。
7.如权利要求1所述的电源变换器，其特征在于，开关器件和漏电流器件分别为开关 器件MOSFET和漏电流器件M0SFET，开关器件MOSFET的的阈值电压和漏电流器件MOSFET的 阈值电压极性不同。
8.如权利要求7所述的电源变换器，其特征在于，开关器件MOSFET和漏电流器件 MOSFET的栅极短接，开关器件MOSFET和漏电流器件MOSFET的漏极短接，漏电流器件 MOSFET的源极为控制电路供电。
9.如权利要求7所述的电源变换器，其特征在于，开关器件为增强型N型M0SFET，漏电 流器件为耗尽型N型MOSFET。
10.如权利要求3-9所述的电源变换器，其特征在于，开关器件和漏电流器件为垂直型 器件。
11.如权利要求2所述的电源变换器，其特征在于，含开关器件和漏电流器件的功率芯 片和含控制电路的控制芯片被封装在一个封装体中。
12.如权利要求2所述的电源变换器，其特征在于，制作漏电流器件和开关器件的半导 体衬底比制作控制电路的半导体衬底具有更高的电阻率。
13.如权利要求2所述的电源变换器进一步包含 整流电路，接收交流市电，提供整流直流电； 原边绕组，接收整流直流电，并和开关器件串联； 副边绕组，通过变压器耦合至原边绕组；整流管，耦合至副边绕组，对副边绕组输出的信号进行整流； 以及滤波电容，耦合至整流管，对整流管输出的信号进行滤波。
14.一种电源变换器，包含 原边绕组；副边绕组，通过变压 耦合至原边绕组； 控制电路；功率集成电路，包含一耦合至控制电路的栅极端，一耦合至原边绕组的漏极端，一耦合 至原边地的第一源极端和一耦合至控制电路的第二源极端。
15.如权利要求14所述的电源变换器，其特征在于，功率集成电路在同一衬底上包含 第一种晶体管和第二种晶体管，其特征在于，第一种晶体管为开关管，和原边绕组串联，第 二种晶体管用于为控制电路供电；功率集成电路的栅极端连接第一种晶体管的栅极，漏极 端连接第一种晶体管和第二种晶体管的漏极，第一源极端连接第一种晶体管的源极，第二 源极端连接第二种晶体管的源极。
16.如权利要求14所述的电源变换器，其特征在于，第二源极端在电源变换器启动时 为控制电路供电。
17.如权利要求16所述的电源变换器，其特征在于，第一种晶体管为垂直型MOSFET晶 体管，第二种晶体管为垂直型JFET晶体管。
18.如权利要求16所述的电源变换器，其特征在于，第一种晶体管为增强型MOSFET晶 体管，第二种晶体管为耗尽型MOSFET晶体管。
19.一种功率集成电路，包含至少两类功率器件，其特征在于，所述至少两类功率器件 的漏极短接，至少两个源极相互独立。
20.如权利要求19所述的功率集成电路，其特征在于，至少两类功率器件为MOSFET器 件和JFET器件。
21.如权利要求19所述的功率集成电路，其特征在于，至少两类功率器件为增强型 MOSFET器件和耗尽型MOSFET器件。
22.如权利要求19所述的功率集成电路，其特征在于，包含第一类功率器件和第二类 功率器件，并进一步包含一栅极端，连接至少一类功率器件的栅极；一漏极端，连接所述第一类功率器件和第二类功率器件的漏极；第一源极端，连接所述第一类功率器件的源极；第二源极端，连接所述第二类功率器件的源极。
23.一种功率集成电路，包含至少两类功率器件，其特征在于，所述至少两类功率器件 的源极短接，至少两个漏极相互独立。
24.一种半导体制造方法，包括步骤一在第一型高浓度掺杂的半导体衬底上制作第一型低浓度掺杂的外延层；步骤二 在外延层上制作氧化物层和多晶硅层，并刻蚀掉部分氧化物层和多晶硅层；步骤三在刻蚀区域进行第二型掺杂；步骤四选择性地对第二型掺杂区和外延层进行第一型高浓度掺杂；步骤五制造金属层并刻蚀成型。
25.如权利要求24所述的制造方法，其特征在于，所述的第一型为P型，第二型为N型， 或第一型为N型，第二型为P型。
26.如权利要求24所述的制造方法，在步骤四和步骤五之间进一步包括制造介质层和 刻蚀介质层。
27.如权利要求24所述的制造方法，其特征在于，用于在同一半导体衬底上制造VDMOS 和JFET，且3步骤一的半导体衬底形成VDMOS和JFET的漏极； 步骤二的氧化物层和多晶硅层形成VDMOS的栅极； 步骤三的第二型掺杂形成VDMOS的基区和JFET的栅极区；步骤四，对VDMOS基区的部分区域和JFET栅极区中间的区域进行高浓度第一型掺杂， 形成VDMOS的源极接触区和JFET的源极区；步骤五的金属层将VDMOS的基区和源极接触区短接并形成VDMOS的源极端，金属层将 JFET的源极区短接形成JFET的源极端。
28.如权利要求24所述的制造方法，其特征在于，步骤三的氧化物层和多晶硅层进一 步在JFET的源极区和栅极区之间形成掺杂阻挡层。
29.如权利要求24所述的制造方法，其特征在于，步骤五的金属层进一步将JFET的栅 极区和源极区进行短接。
30.如权利要求27-29之一所述的制造方法，其特征在于，在步骤三和步骤四之间进一 步包含对VDMOS的基区和JFET的栅极区进行第二次高浓度第二型掺杂的步骤。
31.如权利要求24所述的制造方法，用于在同一半导体衬底上制造增强型VDMOS和耗 尽型VDM0S，其特征在于在步骤一和步骤二之间进一步包含对耗尽型VDMOS区域的外延层进行第一型掺杂； 步骤一的半导体衬底形成VDMOS的漏极； 步骤二的氧化物层和多晶硅层形成VDMOS的栅极； 步骤三的第二型掺杂形成VDMOS的基区；步骤四，对VDMOS基区的部分区域进行高浓度第一型掺杂，形成VDMOS的源极接触区； 步骤五的金属层将增强型VDMOS的基区和源极接触区短接并形成增强型VDMOS的源极 端，金属层将耗尽型VDMOS的基区和源极接触区短接并形成耗尽型VDMOS的源极端。
全文摘要
本发明公开了一种用于电源变换器的功率集成电路，集成有开关器件和漏电流器件，其中开关器件用作电源变换器的主开关，漏电流器件用于在电源变换器启动时为控制电路供电。
文档编号H02M7/217GK101924482SQ20101017522
公开日2010年12月22日 申请日期2010年5月18日 优先权日2009年5月28日
发明者奥格杰·米历克, 李铁生, 邢正人 申请人:成都芯源系统有限公司