专利名称：一种集成电路的过压保护电路的制作方法
技术领域：
本实用新型涉及一种电压保护电路，尤其是涉及一种集成电路的过压保护电路。
背景技术：
在电子电力系统中，例如反激变换的AC-DC、LED电源驱动等系统，这些系统通常 由控制系统工作的集成电路、变压器、外围电阻电容电感等器件构成。在这些系统中，集成 电路的输入电源VDD通常由变压器的辅助线圈提供，但常会受到输出负载的影响而存在过 压危险。如图1所示的一种常见的AC-DC系统，集成电路Ul的输入电源VDD由变压器Tl的 辅助线圈NA提供，随着输出负载的增大，输入电源VDD也会随之增大，这样就会存在过压的 危险。因此为了防止输入电源VDD过大而引起控制用的集成电路的损坏、系统的失效，必须 设法确保输入电源VDD不会超过预定的值，并且在输入电源VDD达到一定值时使集成电路 产生一个保护信号，让其停止工作，从而使得系统进入关闭状态，确保系统的安全。现有的 方法如图2所示，通常是在集成电路内部的输入电源端口接一个齐纳二极管DZ到电源地， 利用齐纳二极管DZ的齐纳电压，将输入电源VDD钳位在固定值，这种方法能够简单地保证 输入电源VDD不会超过预定的值，但缺点是功耗太大，并且输入电源VDD越大时，功耗也越 大，不能满足目前节能环保的要求；同时，该方法还需要额外的电路来监控输入电源VDD的 过压情况，这样增加了系统的复杂程度。
发明内容本实用新型所要解决的技术问题是提供一种能够实现集成电路的两级过压保护 和输入电源的静电释放保护，且线路简单、器件少、功耗低的过压保护电路。本实用新型解决上述技术问题所采用的技术方案为一种集成电路的过压保护电 路，包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PMOS晶体管、第一 NMOS晶体 管、第二 NMOS晶体管、比较器及若干个齐纳二极管，所有所述的齐纳二极管依次阴阳相连 接，第一个所述的齐纳二极管的阴极接输入电源，最后一个所述的齐纳二极管的阳极与所 述的第一电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端相连 接，所述的第一电阻的第二端与所述的第二电阻的第一端的公共连接端与所述的比较器的 负输入端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端相连接，所述的第 二电阻的第二端与所述的第三电阻的第一端的公共连接端与所述的第一 NMOS晶体管的栅 极相连接，所述的第三电阻的第二端和所述的第一 NMOS晶体管的源极均接电源地，所述的 第一 NMOS晶体管的漏极与所述的第四电阻的第二端相连接，所述的第一 NMOS晶体管的漏 极与所述的第四电阻的第二端的公共连接端与所述的PMOS晶体管的栅极相连接，所述的 第四电阻的第一端和所述的PMOS晶体管的源极均接输入电源，所述的PMOS晶体管的漏极 与所述的第五电阻的第一端相连接，所述的PMOS晶体管的漏极与所述的第五电阻的第一 端的公共连接端与所述的第二 NMOS晶体管的栅极相连接，所述的第五电阻的第二端与所 述的第二NMOS晶体管的源极均接电源地，所述的第二 NMOS晶体管的漏极接输入电源，所述的比较器的正输入端输入固定比较电平，所述的比较器的输出端输出过压保护逻辑信号。所述的齐纳二极管的个数为三个，分别为第一齐纳二极管、第二齐纳二极管和第 三齐纳二极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极 与所述的第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳 二极管的阴极相连接，所述的第三齐纳二极管的阳极与所述的第一电阻的第一端相连接。所述的第二 NMOS晶体管和所述的第五电阻构成输入电源静电释放保护电路。所述的输入电源高于设定的第一级过压保护的阈值电压VX时，所述的第一齐纳 二极管、所述的第二齐纳二极管及所述的第三齐纳二极管均导通，所述的第一电阻的第二 端与所述的第二电阻的第一端的公共连接端处的电压高于所述的比较器的正输入端输入 的固定比较电平，所述的比较器翻转并输出过压保护逻辑信号，其中所述的第一齐纳二极 管、所述的第二齐纳二极管及所述的第三齐纳的齐纳电压相同。
VrefxiR1+R2+R,、所述的第一级过压保护的阈值电压VX =——^1p2,U + 3xVD，其中，
^K2+K3J
Vref为所述的比较器的正输入端输入的固定比较电平，VD为齐纳电压，R1为所述的第一电 阻的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值。所述的输入电源高于设定的第二级过压保护的阈值电压VY时，所述的第二 NMOS 晶体管开启，所述的输入电源的电平拉低。所述的第二级过压保护的阈值电压 ( 、
TiR + R +R、
VY= Vth+ ———X-~~V l 2 ^ p +3xVD，其中，Vth 为所述的第二 NMOS \ Knx- R3xBiiin1 xSiiip1xr4xrS
I \ L J
W
晶体管的开启电压，Kn为所述的第二 NMOS晶体管的工艺参数，"ρ"为所述的第二 NMOS晶体
Lj
管的宽长比，W为所述的第二 NMOS晶体管的宽，L为所述的第二 NMOS晶体管的长，gmNl为 所述的第一 NMOS晶体管的跨导，gmPl为所述的PMOS晶体管的跨导，R1为所述的第一电阻 的电阻值，R2为所述的第二电阻的电阻值，R3为所述的第三电阻的电阻值，R4为所述的第四 电阻的电阻值，R5为所述的第五电阻的电阻值，VD为齐纳电压。所述的齐纳二极管的个数为四个，分别为第一齐纳二极管、第二齐纳二极管、第三 齐纳二极管和第四齐纳二极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐 纳二极管的阳极与所述的第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与 所述的第三齐纳二极管的阴极相连接，所述的第三齐纳二极管的阳极与所述的第四齐纳二 极管的阴极相连接，所述的第四齐纳二极管的阳极与所述的第一电阻的第一端相连接。所述的齐纳二极管的个数为一个，所述的齐纳二极管的阴极接输入电源，所述的 齐纳二极管的阳极与所述的第一电阻的第一端相连接。与现有技术相比，本实用新型的优点在于可以通过选择适当的齐纳二极管的齐纳 电压和个数，以及第一电阻、第二电阻和第三电阻的阻值大小，能够轻松地实现集成电路的 过压保护、输入电源的钳位及输入电源的静电释放保护。由第二 NMOS晶体管和第五电阻构 成了 一个有效的输入电源静电释放保护电路，这样无需额外的静电释放保护电路来监控输入电源的过压情况，大大降低了集成电路的复杂程度。此外，本实用新型的过压保护电路可 应用于除电子电力系统以外的其他系统中，应用范围广泛。
图1为常见的AC-DC控制系统的电路图；图2为现有的利用齐纳二极管钳位固定输入电源电压的电路图；图3a为本实用新型实施例一的过压保护电路的原理图；图3b为本实用新型实施例二的过压保护电路的原理图；图3c为本实用新型实施例三的过压保护电路的原理图；图4为比较器的正输入端输入的固定比较电平Vref、第一电阻的第二端与第二电 阻的第一端的公共连接端处的电压Vl及比较器的输出端输出的过压保护逻辑信号OVP的 关系示意图；图5a为第二 NMOS晶体管横向寄生N_P_N结构示意图，其中Rsub为衬底电阻，Isub 为衬底电流；图5b为输入电源静电释放设计窗口。
具体实施方式
以下结合附图实施例对本实用新型作进一步详细描述。实施例一如图3a所示，一种集成电路的过压保护电路1，包括第一电阻R1、第二电阻R2、第 三电阻R3、第四电阻R4、第五电阻R5、PM0S晶体管P1、第一 NMOS晶体管Ni、第二 NMOS晶体 管N2、比较器COMP及三个齐纳二极管。三个齐纳二极管依次阴阳相连接，三个齐纳二极管 分别为第一齐纳二极管ZD1、第二齐纳二极管ZD2和第三齐纳二极管ZD3，第一齐纳二极管 ZDl的阴极接输入电源VDD，第一齐纳二极管ZDl的阳极与第二齐纳二极管ZD2的阴极相连 接，第二齐纳二极管ZD2的阳极与第三齐纳二极管ZD3的阴极相连接，第三齐纳二极管ZD3 的阳极与第一电阻Rl的第一端相连接，第一电阻Rl的第二端与第二电阻R2的第一端相连 接，第一电阻Rl的第二端与第二电阻R2的第一端的公共连接端与比较器COMP的负输入端 VN相连接，第二电阻R2的第二端与第三电阻R3的第一端相连接，第二电阻R2的第二端与 第三电阻R3的第一端的公共连接端与第一NMOS晶体管m的栅极相连接，第三电阻R3的第 二端、第一匪os晶体管m的源极及第一匪os晶体管m的衬底均接电源地gnd，第一匪os 晶体管m的漏极与第四电阻R4的第二端相连接，第一 NMOS晶体管m的漏极与第四电阻 R4的第二端的公共连接端与PMOS晶体管Pl的栅极相连接，第四电阻R4的第一端、PMOS晶 体管Pl的源极及PMOS晶体管Pl的衬底均接输入电源VDD，PMOS晶体管Pl的漏极与第五 电阻R5的第一端相连接，PMOS晶体管Pl的漏极与第五电阻R5的第一端的公共连接端与 第二 NMOS晶体管N2的栅极相连接，第五电阻R5的第二端、第二 NMOS晶体管N2的源极及 第二 NMOS晶体管N2的衬底均接电源地GND，第二 NMOS晶体管N2的漏极接输入电源VDD， 比较器COMP的正输入端VP输入固定比较电平Vref，比较器COMP的输出端输出过压保护逻 辑信号0VP。图3a中电阻Rstart和电容Cap为集成电路外部器件。假设第一齐纳二极管ZD1、第二齐纳二极管ZD2及第三齐纳三极管ZD3的齐纳电
5压均为VD，当输入电源VDD高于3倍的VD时，三个齐纳二极管将均会导通，此时设第一电 阻Rl的第一端处的电压Va，Va = VDD-3XVD。三个齐纳二极管导通后，将会有电流Ia从 输入电源VDD通过第一齐纳二极管ZD1、第二齐纳二极管ZD2、第三齐纳二极管ZD3、第一
权利要求一种集成电路的过压保护电路，其特征在于包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、比较器及若干个齐纳二极管，所有所述的齐纳二极管依次阴阳相连接，第一个所述的齐纳二极管的阴极接输入电源，最后一个所述的齐纳二极管的阳极与所述的第一电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端相连接，所述的第一电阻的第二端与所述的第二电阻的第一端的公共连接端与所述的比较器的负输入端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端相连接，所述的第二电阻的第二端与所述的第三电阻的第一端的公共连接端与所述的第一NMOS晶体管的栅极相连接，所述的第三电阻的第二端和所述的第一NMOS晶体管的源极均接电源地，所述的第一NMOS晶体管的漏极与所述的第四电阻的第二端相连接，所述的第一NMOS晶体管的漏极与所述的第四电阻的第二端的公共连接端与所述的PMOS晶体管的栅极相连接，所述的第四电阻的第一端和所述的PMOS晶体管的源极均接输入电源，所述的PMOS晶体管的漏极与所述的第五电阻的第一端相连接，所述的PMOS晶体管的漏极与所述的第五电阻的第一端的公共连接端与所述的第二NMOS晶体管的栅极相连接，所述的第五电阻的第二端与所述的第二NMOS晶体管的源极均接电源地，所述的第二NMOS晶体管的漏极接输入电源，所述的比较器的正输入端输入固定比较电平，所述的比较器的输出端输出过压保护逻辑信号。
2.根据权利要求1所述的一种集成电路的过压保护电路，其特征在于所述的齐纳二极 管的个数为三个，分别为第一齐纳二极管、第二齐纳二极管和第三齐纳二极管，所述的第一 齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极与所述的第二齐纳二极管的 阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳二极管的阴极相连接，所述 的第三齐纳二极管的阳极与所述的第一电阻的第一端相连接。
3.根据权利要求1或2所述的一种集成电路的过压保护电路，其特征在于所述的第二 NMOS晶体管和所述的第五电阻构成输入电源静电释放保护电路。
4.根据权利要求1所述的一种集成电路的过压保护电路，其特征在于所述的齐纳二极 管的个数为四个，分别为第一齐纳二极管、第二齐纳二极管、第三齐纳二极管和第四齐纳二 极管，所述的第一齐纳二极管的阴极接输入电源，所述的第一齐纳二极管的阳极与所述的 第二齐纳二极管的阴极相连接，所述的第二齐纳二极管的阳极与所述的第三齐纳二极管的 阴极相连接，所述的第三齐纳二极管的阳极与所述的第四齐纳二极管的阴极相连接，所述 的第四齐纳二极管的阳极与所述的第一电阻的第一端相连接。
5.根据权利要求1所述的一种集成电路的过压保护电路，其特征在于所述的齐纳二 极管的个数为一个，所述的齐纳二极管的阴极接输入电源，所述的齐纳二极管的阳极与所 述的第一电阻的第一端相连接。
专利摘要本实用新型公开了一种集成电路的过压保护电路，该过压保护电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、比较器及若干个齐纳二极管，所有齐纳二极管依次阴阳相连接，其可以通过选择适当的齐纳二极管的齐纳电压和个数，以及第一电阻、第二电阻和第三电阻的阻值大小，能够轻松地实现集成电路的过压保护、输入电源的钳位及输入电源的静电释放保护；由第二NMOS晶体管和第五电阻构成了一个有效的输入电源静电释放保护电路，这样无需额外的静电释放保护电路来监控输入电源的过压情况，大大降低了集成电路的复杂程度；此外，本过压保护电路可应用于除电子电力系统以外的其他系统中，应用范围广泛。
文档编号H02H9/04GK201754505SQ20102018310
公开日2011年3月2日 申请日期2010年5月6日 优先权日2010年5月6日
发明者朱晓杰 申请人:日银Imp微电子有限公司