专利名称：多相电源供电电路的制作方法
技术领域：
本发明涉及一种多相电源供电电路。
背景技术：
现有的CPU的多相电源供电电路中，通过PWM芯片输出多相控制信号给多颗驱动芯片，各驱动芯片各驱动一组MOSEFT管，MOSEFT管再通过一电感把12V电压降到适合CPU 的电压，为CPU供电。所述PWM芯片在一时间周期对所述各相中电感的电压进行取样，将取样的电压除以比例系数获得各相的电流，再将各相电流相加，除以相数即可获得平均电流。 PWM芯片根据获得的平均电流调整输出的脉冲宽度从而调整提供给CPU的电压。现有的获取电压的方式是在各相的电感两端并联一个相同的RC电路，通过采样RC电路上的电压来获取电感的电压。然而，在电路板上实际布线时，各相RC电路的电压输出点与P丽芯片的电流感测端子之间的差分线对的长度并不相同。而长的差分线对在传输信号时将受到更多的干扰， 在采样时间相同的情况下，从长差分线对获取的数据更不准确，从而影响调节的效果。
发明内容
有鉴于此，有必要提供一种提高采样数据准确性的多相电源供电电路。一种多相电源供电电路，其包括PWM芯片及多个子电路。所述各子电路均包括一个电感、一个第一电阻、一个第一电容及一个差分线对。所述各子电路中的第一电阻与所述第一电容串联后，再并联于该子电路中的电感，所述差分线对均包括第一差分线及第二差分线。所述第一差分线一端电连接于所述第一电阻及第一电容的连接处，另一端电连接于所述PWM芯片的电流感测的一个端子。所述各子电路中还包括一个第二电阻及一个第二电容，所述第二电阻一端电连接于所述第一电容与所述电感的连接点，一端与所述第二电容串联，所述第二电容的另一端接地，所述第二差分线一端电连接于所述第二电阻及第二电容的连接处，另一端电连接于所述PWM芯片的电流感测的另一个端子，所述各子电路中的第二电容之间的电容大小的比值等于所述各子电路中的差分线对的长度大小的比值。本发明提供的电源供电电路通过按照各子电路中的差分线对的长度大小等比例设置第二电容的电容大小，从而延长了长差分线对的采样时间，增加了采样数量，提高了采样数据的准确性。
图I为本发明的多相电源供电电路的示意图。主要元件符号说明多相电源供电电路100PWM 芯片110电流感测的端子11、12
子电路120
驱动芯片20
MOSEFT 管30
电感40
电感的一端41
第一电阻51
第一电容52
第一电容的一端52a
第二电阻61
第二电阻一端61a、61b
第二电容62
第二电容的一端62a、62b
差分线对70
第一差分线71
第一差分线的一端71a、71b
第二差分线72
第二差分线的一端72a、72b
具体实施例方式下面将结合附图对本发明作进一步的详细说明。请参阅图1，本发明提供的多相电源供电电路100，其包括P WM芯片(脉冲宽度调制芯片)Iio及多个子电路120。本实施方式中，所述多相电源供电电路100为四相供电电路，包括四个子电路120。所述各子电路120均包括一个驱动芯片20、一组MOSEFT管(功率场效应晶体管)30、一个电感40、一个第一电阻51、一个第一电容52、一个第二电阻61、一个第二电容62及一个差分线对70。所述P丽芯片110与所述各驱动芯片20均电连接，用于将四相控制信号分别输出给所述四个驱动芯片20。所述各驱动芯片20分别与所述各组MOSEFT管30电连接，用于驱动各组MOSEFT管30通断。所述各组MOSEFT管30均电连接一所述电感40，所述电感40 用于将输入电压Vin降低为提供CPU工作的电压Vout。所述各子电路120中的第一电阻51与所述第一电容52串联后，再并联于所述电感40。所述第一电容52的电压与所述电感40的电流成正比，满足公式V = kXIXDCR，V 为第一电容52两端的电压，k为比例系数，I为所述电感40所在相的电流，DCR为电感的寄生电阻。通过获取所述第一电容52的电压值，所述PWM芯片110将取样的电压除以比例系数即获得所述电感40的电压，再将所述电感40的电压除以所述电感40的寄生电阻的阻值即可获得该相应相的电流。所述各子电路120中的所述第二电阻61的一端61a电连接于所述第一电容52与所述电感40的连接点。本实施方式中，所述第二电阻61的一端61a电连接于所述电感40 的一端41。所述第二电阻61的另一端61b电连接所述第二电容62的一端62a,所述第二电容62的另一端62b接地。
所述各子电路120中的差分线对70均包括第一差分线71及第二差分线72。所述第一差分线71 一端71a电连接于所述第一电阻51及第一电容52的连接处,另一端71b电连接于所述P WM芯片110的一个用于电流感测的端子11。本实施方式中，所述第一差分线 71 一端71a电连接于所述第一电容52的一端52a。所述第二差分线72的一端72a电连接于所述第二电阻61及第二电容62的连接处，另一端72b电连接于所述PWM芯片110的用于电流感测的另一个端子12。本实施方式中，所述第二差分线72的一端72a电连接于所述第二电容62的一端62a。所述各子电路120中的第二电容62之间的电容大小的比值等于所述各子电路120 中的差分线对70的长度大小的比值。假设四个第二电容62的电容值分别是Cl、C2、C3、 C4，四对差分线对70的长度分别是L1、L2、L3、L4。以C4为基准，则Cl = C4XL1/L4 ；C2 = C4XL2/L4 ；C3 = C4XL3/L4。由于所述第二电阻61与所述第二电容62组成RC电路，且 RC电路满足“电阻X电容X时间常数=延时时间”的条件，所以通过按照差分线对70的长度的比例选择四个第二电容62的值，能够起到延长各子电路120中的电压采样时间的作用。而由于所述差分线对70长度越长，在数据传输中受到的杂讯干扰就越多。本发明中通过增加各子电路120中的电压采样时间，能够增加采样点的数量，从而在计算数据时，降低杂讯对数据的影响，获得更准确的数据。为了获得更好的抗干扰能力，所述第二电阻61与所述第二电容62组成RC电路的延迟时间应小于等于30纳秒，所述第二电阻61的阻值小于300欧姆，所述第二电容62的电容值小于270皮法。本实施方式中，所述第二电阻61均为200欧姆，所述Cl为69皮法、C2为94皮法、C3为106皮法、C4为150皮法。本发明提供的电源供电电路通过按照各子电路中的差分线对的长度大小等比例设置第二电容的电容大小，从而延长了长差分线对的采样时间，增加了采样数量，提高了采样数据的准确性。可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。
权利要求
1.一种多相电源供电电路，其包括PWM芯片及多个子电路，所述各子电路均包括一个电感、一个第一电阻、一个第一电容及一个差分线对，所述各子电路中的第一电阻与所述第一电容串联后，再并联于该子电路中的电感，所述差分线对均包括第一差分线及第二差分线，所述第一差分线一端电连接于所述第一电阻及第一电容的连接处，另一端电连接于所述PWM芯片的电流感测的一个端子，其特征在于，所述各子电路中还包括一个第二电阻及一个第二电容，所述第二电阻一端电连接于所述第一电容与所述电感的连接点，一端与所述第二电容串联，所述第二电容的另一端接地，所述第二差分线一端电连接于所述第二电阻及第二电容的连接处，另一端电连接于所述PWM芯片的电流感测的另一个端子，所述各子电路中的第二电容之间的电容大小的比值等于所述各子电路中的差分线对的长度大小的比值。
2.如权利要求I所述的多相电源供电电路，其特征在于，所述各子电路均包括一个驱动芯片及一组MOSEFT管，所述PWM芯片与所述各驱动芯片均电连接，将多相控制信号分别输出给所述四个驱动芯片，所述各驱动芯片分别与所述各组MOSEFT管电连接，用于驱动各组MOSEFT管通断，所述各组MOSEFT管均电连接所述各电感。
3.如权利要求I所述的多相电源供电电路，其特征在于，所述第二电阻及所述第二电容组成的电路的延时小于等于30纳秒。
4.如权利要求3所述的多相电源供电电路，其特征在于，所述第二电阻的阻值小于300 欧姆。
5.如权利要求4所述的多相电源供电电路，其特征在于，所述第二电阻的阻值等于200 欧姆。
6.如权利要求3所述的多相电源供电电路，其特征在于，所述第二电容的电容值小于 270皮法。
7.如权利要求6所述的多相电源供电电路，其特征在于，所述各子电路中的第二电容的电容值最大值等于150皮法。
全文摘要
一多相电源供电电路，其包括PWM芯片及多个子电路。各子电路均包括电感、第一电阻、第一电容及差分线对、第二电阻及第二电容。各子电路中的第一电阻与第一电容串联后，再并联于该子电路中的电感。差分线对均包括第一、第二差分线。第一差分线连接于第一电阻及第一电容的连接处与PWM芯片的电流感测的一个端子之间。第二电阻一端电连接于第一电容与电感的连接点，一端与第二电容串联，第二电容的另一端接地，第二差分线电连接于第二电阻及第二电容的连接处与PWM芯片的电流感测的另一个端子之间，各子电路的第二电容之间的电容大小的比值等于对应差分线对的长度大小的比值。该电路能延长长的差分线对采样时间，提高采样准确性。
文档编号H02M3/06GK102609066SQ201110022770
公开日2012年7月25日 申请日期2011年1月20日 优先权日2011年1月20日
发明者沈玲玲, 童松林 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司