专利名称：降低电磁干扰的控制电路的制作方法
技术领域：
本发明涉及一种降低电磁干扰的电路，特别涉及一种降低电磁干扰的控制电路。
背景技术：
随着数字科技的发达，数字系统为了能够支援高密度及高速度的信息传输，需要一可靠及精确的时脉产生器以产生高频的时脉信号，作为数据信号传输速率的参考。典型系统计时时脉的产生与分配，是由一系列功能元件所组成，这一系列功能元件可为元件芯片组或独立封装高度整合元件等IC半导体芯片，而该些IC半导体芯片对于电磁干扰(Electromagnetic Interference, EMI)十分敏感。由于时脉产生器所产生高频时脉信号，经常对时脉产生器或数字系统内的IC半导体芯片，造成电磁干扰，影响数字系统的可靠度及性能。一般来说，可在电源输入端加上电磁干扰除频器或(EMI Filter)或压制器(Snubber)，以有效处理信号高频切换时所产生的电磁干扰的现象，但是这些额外的元件会增加电路的使用成本。为了降低高频时脉信号所产生能量，以避免电磁干扰，美国专利第US6249876号申请案利用逻辑输出送出控制信号来决定数字类比转换器(D/AConverter)的输出电流并加总至震荡器中的电流，以产生可变的频率。然而，通常震荡器的电流值为几微安培(μ A)，而数字类比转换器所提供的电流则需要小到几十奈安培(ηΑ)。如此一来，此专利在电路实现上难达到精确的电流变化范围，进而较难达到精确的频率变化范围。另外，美国专利第US7289582号申请案，利用震荡器的输入参考电压連接到电压控制单元，并利用改变输入参考电压来改变震荡器的输出时脉电压，以降低电磁干扰。此做法以电阻串实现2η个参考电压，并用多个开关来完成电压控制单元的输出选择电压，如此在实现上较为复杂。
发明内容
鉴于以上的问题，本发明的目的在于提供一种降低电磁干扰的控制电路，利用调变一调变周期信号的输出时间及频率，进而降低电磁干扰的现象。本发明所揭露的一种降低电磁干扰的控制电路，包括一周期信号产生器以及调变控制器。周期信号产生器用以依据一反馈调变信号，以调变周期信号产生器的一调变周期信号。调变控制器耦接周期信号产生器，接收调变周期信号，并依据多个控制信号，而提供多个不同的延迟时间来调变前述调变周期信号的频率，以产生反馈调变信号。在一实施例中，前述调变控制器包括一控制信号产生器以及一延迟单元。控制信号产生器用以接收并依据反馈调变信号，以产生控制信号。延迟单元耦接控制信号产生器，用以接收调变周期信号，并依据控制信号，而提供多个不同的延迟时间来调变前述调变周期信号的频率，以产生反馈调变信号。 在一实施例中，前述延迟单元包括M个开关以及M-1个缓冲器。M个开关的第一端彼此耦接且接收调变周期信号，而第I个开关的第二端输出反馈调变信号，且M个开关依据η位元的控制信号而分别导通其第一端与第二端，η为大于I的正整数，Μ=2η。第i个缓冲器耦接至第i+Ι个开关的第二端，M-1个缓冲器的第二端彼此耦接第I个开关的第二端，i为正整数且0〈i〈M。其中，第i个缓冲器的延迟时间小于第i+Ι个缓冲器的延迟时间。在一实施例中，前述延迟单元包括N个开关以及(N/2)个缓冲器。第I个开关的第一端接收调变周期信号，第N-1个开关的第二端输出反馈调变信号，第j个开关的第二端耦接第j+2个开关的第一端，第j个开关的第一端耦接第j+Ι个开关的第一端，且N个开关依据η位元的控制信号而导通其第一端与第二端，η为大于I的正整数，N=2*n，j为奇数且0〈j〈N。第k个缓冲器的第一端耦接第(k*2)个开关的第二端，第k个缓冲器的第二端耦接第(k*2)-1个开关的第二端，k为正整数且0〈k〈N-l。其中，第k个缓冲器的延迟时间大于第k+Ι个缓冲器的延迟时间。 在一实施例中，前述控制信号产生器为一乱数产生器。在一实施例中，前述控制信号产生器为一计数器。在一实施例中，前述周期信号产生器包括切换单元、电容以及脉波产生器。切换单元的第一端接收输入信号，切换单元的第二端耦接接地端，切换单元的控制端接收并依据反馈调变信号，使切换单元的输出端选择性与切换单元的第一端或第二端形成一导电路径。电容的第一端耦接切换单元的输出端，并提供一电容电压，电容的第二端耦接接地端。脉波产生器耦接电·容的第一端，用以接收并比较电容电压与至少一参考信号，以产生调变周期信号。在一实施例中，前述切换单元包括一电流源以及一晶体管。电流源的第一端作为切换单元的第一端。晶体管的漏极端耦接电流源的第二端并作为切换单元的输出端，晶体管的栅极端作为切换单元的控制端，晶体管的源极端作为切换单元的第二端。在一实施例中，前述切换单元包括第一电流源、第一晶体管、第二电流源以及第二晶体管。第一电流源的第一端作为切换单元的第一端。第一晶体管的源极端耦接第一电流源的第二端，第一晶体管的栅极端作为切换单元的控制端，第一晶体管的漏极端作为切换单元的输出端。第二电流源的第一端作为切换单元的第二端。第二晶体管的源极端耦接第二电流源的第二端，第二晶体管的漏极端耦接第一晶体管的漏极端，第二晶体管的栅极端耦接第一晶体管的栅极端。在一实施例中，前述脉波产生器包括一比较器。比较器的第一端耦接电容的第一端以接收电容电压，比较器的第二端接收参考信号，比较器的输出端输出调变周期信号。在一实施例中，前述脉波产生器包括第一比较器、第二比较器与闩锁器。第一比较器的第一端接收第一参考信号，第一比较器的第二端耦接电容的第一端以接收电容电压，第一比较器的输出端产生一第一比较结果。第二比较器的第一端接收一第二参考信号，第二比较器的第二端耦接电容的第一端以接收电容电压，第二比较器的输出端产生一第二比较结果。闩锁器耦接第一比较器与第二比较器的输出端，接收并闩锁第一比较结果与第二比较结果，以产生调变周期信号。本发明所揭露的降低电磁干扰的控制电路，利用调变控制单元的延迟单元对周期信号产生器所产生的调变周期信号进行延迟，以调整反馈调变信号的输出时间，进而调整调变周期信号的频率。如此一来，可有效地降低电磁干扰的现象。以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1为本发明的降低电磁干扰的控制电路的方框图；图2为本发明的降低电磁干扰的控制电路的详细电路方框图；图3为本发明的电容电压、调变周期信号与反馈调变信号的波形图；图4为本发明的图2的延迟单元的另一实施范例；图5为本发明的降低电磁干扰的控制电路的另一详细电路图；图6为本发明的图2的延迟单元的另一实施范例；图7为本发明的降低电磁干扰的控制元件的又一详细电路图。其中，附图标记100 降低电磁干扰的控制电路110 周期信号产生器120 调变控制器130 控制信号产生器140 延迟单元210>710 切换单元220、720 脉波产生器230、240、530、730 比较器250 円锁器251 253、410 470、510 520、610 630 缓冲器VIN 工作电压VCLK 调变周期信号VM 反馈调变信号I1、12、13 电流源Ml、M2、M3 晶体管C 电容VC 电容电压VREF参考信号VH 第一参考信号VL 第二参考信号Sffl SW8 开关CSl CS8 控制信号S1、S2、S3、S4 曲线
具体实施例方式下面结合附图对本发明的结构原理和工作原理作具体的描述请参考图1所示，其为本发明的降低电磁干扰的控制电路的电路方框图。降低电磁干扰的控制电路100包括周期信号产生器110与调变控制器120。周期信号产生器110用以依据反馈调变信号W，以调变周期信号产生器110的输出信号成调变周期信号VCLK。调变控制器120耦接周期信号产生器110，接收调变周期信号VCLK，并依据多个控制信号，而提供多个不同的延迟时间来调变前述调变周期信号VCLK的频率，以产生反馈调变信号VM。在本实施例中，调变控制器120包括控制信号产生器130以及延迟单元140。控制信号产生器130用以接收调变周期信号VCLK，以产生前述控制信号。延迟单元140耦接控制信号产生器130，用以接收调变周期信号VCLK，并依据前述的控制信号，而提供多个不同的延迟时间来调变前述调变周期信号VCLK的频率，以产生反馈调变信号VM。如此一来，本实施例的降低电磁干扰的控制电路100便可利用延迟反馈调变信号VM的输出时间，进而调整调变周期信号VCLK的产生时间及频率，以有效地抑制电磁干扰的现象。在本实施例中，控制信号产生器130可以是乱数产生器。也就是说，控制信号产生器130会依据调变周期信号VCLK，而以乱数的方式产生前述的控制信号。举例来说，假设控制信号为CS1、CS2、CS3、CS4，则控制信号产生器130输出控制信号的顺序例如为CS2、CS1、CS4、CS3。在另一实施例中，控制信号产生器130可以是计数器。也就是说，控制信号产生器130会依据调变周期信号VCLK，而依序产生前述的控制信号。举例来说，假设控制信号为CS1、CS2、CS3、CS4，则控制信号产生器130输出控制信号的顺序例如为CS1、CS2、CS3、CS4。上述以大略说明了降低电磁干扰的控制电路100的元件与操作，以下将进一步说明详细实施方式。请参照图2所示，其为本发明的降低电磁干扰的控制电路100的详细电路图。周期信号产生器110包括切换单元210、电容C以及脉波产生器220。切换单元210的第一端接收工作电压VIN，切换单元210的第二端耦接接地端，切换单元210的控制端接收并依据反馈调变信号VM，使切换单元210的输出端选择性与切换单元210的第一端或第二端形成一导电路径。电容C的第一端耦接切换单元210的输出端，并提供一电容电压VC，电容C的第二端耦接接地端。脉波产生器220耦接电容C的第一端，用以接收并比较电容电压VC与至少一参考信号，以产生调变周期信号VCLK。在本实施例中，当切换单元210将其输出端与第一端形成导电路径时，工作电压VIN可经过切换单元210对电容C进行充电。当切换单元210将其输出端与第二端形成导电路径时，电容C可经由切换单元210耦接接地端以进行放电。本实施例的切换单元210还包括电流源I1、12及晶体管Ml、M2。电流源Il的第一端作为切换单元210的第一端，用以接收工作电压VIN，电流源12的第一端作为切换单元210的第二端，用以耦接接地端。其中，电流源Il与12为定电流源。晶体管Ml的源极端耦接电流源Il的第一端，晶体管Ml的栅极端作为切换单元210的控制端，用以接收反馈调变信号VM，晶体管Ml的漏极端作为切换单元210的输出端。晶体管M2的源极端耦接电流源12的第二端，晶体管M2的漏极端耦接晶体管Ml的漏极端，晶体管M2的栅极端耦接晶体管Ml的栅极端。其中，晶体管Ml可以是P型晶体管，晶体管M2可以是N型晶体管，但本发明不以此为限。在本实施例中，脉波产生器220还包括比较器230、240以及闩锁器250。比较器230的第一端接收第一参考信号VH，比较器230的第二端耦接电容C的第一端以接收电容电压VC,比较器230的输出端产生第一比较结果。比较器240的第一端接收第二参考信号VL,比较器240的第二端耦接电容C的第一端以接收电容电压VC，比较器240的输出端产生第二比较结果。闩锁器250耦接比较器230与240的输出端，接收并闩锁第一比较结果与第二比较结果，以产生调变周期信号VCLK。延迟单元140包括M个开关以及M-1个缓冲器。M个开关的第一端彼此耦接且接收调变周期信号VCLK，而第I个开关的第二端输出反馈调变信号VM，且M个开关依据η位元的控制信号而分别导通其第一端与第二端，η为大于I的正整数，Μ=2η。第i个缓冲器耦接至第i+Ι个开关的第二端，M-1个缓冲器的第二端彼此耦接第I个开关的第二端，i为正整数且0〈i〈M。其中，第i个缓冲器的延迟时间小于第i+Ι个缓冲器的延迟时间。为了方便说明，假设n=2，M=22=4，控制信号为2位元(bit)，例如为CSl (00)、CS2 (01)、CS3 (10)及CS4 (11)，而开关为4个，例如为开关SWl SW4，缓冲器为3个，例如为缓冲器251 253。开关SWl (第I个开关)的第一端接收调变周期信号VCLK，开关SWl的第二端产生反馈调变信号VM，开关SWl依据控制信号CSl而导通或断开开关SWl的第一端与第二端。开关SW2 (第2个开关)的第一端耦接开关SWl的第一端，并依据控制信号CS2而导通或断开开关SW2的第一端与第二端。开关SW3的第一端耦接开关SWl的第一端，并依据控制信号CS3而导通或断开开关SW3的第一端与第二端。开关SW4的第一端耦接开关SWl的第一端，并依据控制信号CS4而导通或断开开关SW4的第一端与第二端。缓冲器251的第一端耦接开关SW2的第二端，缓冲器251的第二端耦接开关SWl的第二端。缓冲器252的第一端耦接开关SW3的第二端，缓冲器252的第二端耦接缓冲器251的第二端。缓冲器253的第一端耦接开关SW4的第二端，缓冲器253的第二端耦接缓冲器252的第二端。在本实施例中，缓冲器的延迟时间由小至大依序为缓冲器251、252、253。举例来说，缓冲器251的延迟时间例如为1T，缓冲器252的延迟时间例如为2T，缓冲器253的延迟时间例如为3T。 首先，当降低电磁干扰的控制电路100开始运作时，调变控制器120所产生的反馈调变信号VM为低逻辑准位，并输出至晶体管Ml与M2的栅极端。此时，晶体管Ml导通，而晶体管M2不导通，则工作电压VIN通过电流源Il对电容C进行充电，使得电容电压VC上升。接着，当电容电压VC上升至第一参考信号VH时，脉波产生器220会产生高逻辑准位的调变周期信号VCLK，并输出至延迟单元140。延迟单元140接收并延迟高逻辑准位的调变周期信号VCLK的频率，以产生反馈调变信号VM，并将反馈调变信号VM输出至晶体管Ml与M2的栅极端。此时，晶体管Ml不导通，而晶体管M2导通，使得电容C会通过电流源12连接至接地端进行放电，则电容电压VC开始下降。接着，当电容电压VC下降至第二参考信号VL，脉波产生器220会产生低逻辑准位的调变周期信号VCLK，并输出至延迟单元140。延迟单元140接收并延迟低逻辑准位的调变周期信号VCLK，以产生低逻辑准位的反馈调变信号VM，并将反馈调变信号VM输出至晶体管Ml与M2的栅极端。在本实施例中，控制信号CS1、CS2、CS3与CS4可以依序的方式或以乱数的方式来调整其逻辑准位，使得延迟单元140可选择路径I (开关SW1)、路径2 (开关SW2与缓冲器251)、路径3 (开关SW3与缓冲器252)或路径4 (开关SW4与缓冲器253)，以提供多个不同的延迟时间来调变前述调变周期信号VCLK的频率，进而产生反馈调变信号VM。如此一来，本实施例可利用调整调变周期信号VCLK的频率，以降低电磁干扰的现象。请参考图3所示，其为本发明的电容电压VC、调变周期信号VCLK与反馈调变信号VM的波形图。曲线SI (虚线)表示调变周期信号VCLK未经延迟的电容电压VC的波形；曲线S2 (实线)为表示调变周期信号VCLK经延迟的电容电压VC的波形；曲线S3 (虚线)表示调变周期信号VCLK的波形；曲线S4 (实线)表示反馈调变信号VM (即延迟后的调变周期信号VCLK)的波形；VH表不第一参考信号；VL表不第二参考信号；时间Tdl表不未经延迟的调变周期信号VCLK的转态时间；时间Td2表示调变周期信号VCLK经延迟而产生反馈调变信号VM的延迟时间。从图3可以看出，当曲线SI (即电容电压VC)上升至第一参考信号VH时，周期信号产生器Iio所产生的调变周期信号VCLK会由低逻辑准位转态至高逻辑准位(曲线S3)。由于调变周期信号VCLK (高逻辑准位)未经延迟，因此调变周期信号VCLK会直接输出至晶体管Ml与M2的栅极端。此时，晶体管Ml不导通，晶体管M2导通，使得曲线SI (即电容电压VC)开始下降。接着，当曲线SI下降至第二参考信号VL时，周期信号产生器110所产生的调变周期信号VCLK会由高逻辑准位转态至低逻辑准位(曲线S3)。由于高逻辑准位的调变周期信号VCLK未经延迟，因此调变周期信号VCLK会直接输出至晶体管Ml与M2的栅极端。此时，晶体管Ml导通，晶体管M2不导通，使得曲线SI (即电容电压VC)开始下降。另一方面，当曲线S2于时间Tdl上升至第一参考信号VH时，周期信号产生器110所产生的调变周期信号VCLK会由低逻辑准位转态至高逻辑准位。由于本实施例的调变周期信号VCLK会经由延迟单元140进行延迟，故反馈调变信号VM会比调变周期信号VCLK晚一个延迟时间(即时间Td2)才会由低逻辑准位转换成高逻辑准位(曲线S3)。因此，曲线S2(电容电压VC)经过时间Tdl仍会持续上升，直到反馈调变信号VM由低逻辑准位转态至高逻辑准位才会开始下降。在本实施例中，时间Td2可依据延迟单元140中各缓冲器的延迟时间而改变。也就是说，缓冲器的延迟时间越长，则时间Td2越长；反之，缓冲器的延迟时间越短，则时间Td2越短。上述图2以n=2的方式说明延迟单元140的内部元件及其连接关系与操作，以下在举另一例来说明延迟单元140的实施例，请参考图4所示，其为图2的延迟单元的另一实施范例。假设n=3，M=23=8，控制信号为3位元(bit)，例如为CSl (000)、CS2 (001)、CS3 (010)及 CS4 (Oil)、CS5 (100)、CS6 (101)、CS7 (Oil)及 CS8 (111)，而开关为 8 个，例如为开关 Sffl SW8，缓冲器为7个，例如为缓冲器410 470。开关SWl (第I个开关)的第一端接收调变周期信号VCLK，开关SWl的第二端产生反馈调变信号VM，开关SWl依据控制信号CSl而导通或断开开关SWl的第一端与第二端。开关SW2 (第2个开关)的第一端耦接开关SWl的第一端，并依据控制信号CS2而导通或断开开关SW2的第一端与第二端。开关SW3的第一端耦接开关SWl的第一端，并依据控制信号CS3而导通或断开开关SW3的第一端与第二端。开关SW4的第一端耦接开关SWl的第一端，并依据控制信号CS4而导通或断开开关SW4的第一端与第二端。开关SW5的第一端耦接开关SWl的第一端，并依据控制信号CS5而导通或断开开关SW5的第一端与第二端。开关SW6的第一端耦接开关SWl的第一端，并依据控制信号CS6而导通或断开开关SW6的第一端与第二端。开关SW7的第一端耦接开关SWl的第一端，并依据控制信号CS7而导通或断开开关SW7的第一端与第二端。开关SW8的第一端耦接开关Sffl的第一端，并依据控制信号CS8而导通或断开开关SW8的第一端与第二端。缓冲器410的第一端耦接开关SW2的第二端，缓冲器410的第二端耦接开关SWl的第二端。缓冲器420的第一端耦接开关SW3的第二端，缓冲器420的第二端耦接缓冲器410的第二端。缓冲器430的第一端耦接开关SW4的第二端，缓冲器430的第二端耦接缓冲器420的第二端。缓冲器440的第一端耦接开关SW5的第二端，缓冲器440的第二端耦接缓冲器430的第二端。缓冲器450的第一端耦接开关SW6的第二端，缓冲器450的第二端耦接缓冲器440的第二端。缓冲器460的第一端耦接开关SW7的第二端，缓冲器460的第二端耦接缓冲器450的第二端。缓冲器470的第一端耦接开关SW8的第二端，缓冲器470的第二端耦接缓冲器460的第二端。其中，缓冲器的延迟时间由小至大依序为缓冲器410、420、430、440、450、460、470。举例来说，缓冲器410的延迟时间例如为1T，缓冲器420的延迟时间例如为2T，缓冲器430的延迟时间例如为3T，缓冲器440的延迟时间例如为4T，缓冲器450的延迟时间例如为5T，缓冲器460的延迟时间例如为6T缓冲器470的延迟时间例如为7T。在本实施例中，控制信号CSl CS8可以依序的方式或以乱数的方式来调整其逻辑准位，使得延迟单元140可选择路径I (开关SW1)、路径2 (开关SW2与缓冲器410)、路径3 (开关SW3与缓冲器420)或路径4 (开关SW4与缓冲器430)、路径5 (开关SW5与缓冲器440)、路径6 (开关SW6与缓冲器450)、路径7 (开关SW7与缓冲器460)或路径8 (开关SW8与缓冲器470)，以提供多个不同的延迟时间来调变前述调变周期信号VCLK的频率，进而产生反馈调变信号VM。由上述图2及图4的实施例的说明，所属领域具有通常知识者应可推知延迟单元140的其他实施例，故在此不再赘述。请参考图5所示，其为本发明的降低电磁干扰的控制电路的另一详细电路图。本实施例中的周期信号产 生器110的内部元件的连接关系以及控制信号产生器130的操作，可参照图2所示，故在此不再赘述。在本实施例中，延迟单元140可包括N个开关以及N-2个缓冲器。第I个开关的第一端接收调变周期信号VCLK，第N-1个开关的第二端输出反馈调变信号VM，第j个开关的第二端耦接第j+2个开关的第一端，第j个开关的第一端耦接第j+Ι个开关的第一端，且N个开关依据η位元的控制信号而导通其第一端与第二端，η为大于I的正整数，N=2*n，j为奇数且0〈 j〈N。第k个缓冲器的第一端耦接第k*2个开关的第二端，第k个缓冲器的第二端耦接第(k*2)-l个开关的第二端，k为大于0〈k〈N-l的正整数。其中，第k个缓冲器的延迟时间小于第k+Ι个缓冲器的延迟时间。为了方便说明，假设n=2，N=2*2=4，控制信号为2位元(bit)，例如以控制信号CSl CS6来实现，而开关为4个，例如为开关SWl SW4，缓冲器为2个510 520。开关SWl (第I个开关)的第一端接收调变周期信号VCLK，并依据控制信号CSl而导通或断开开关SWl的第一端与第二端。开关SW3 (第3个开关)的第一端耦接开关SWl的第二端，且开关SW3的第二端输出反馈调变信号VM，开关SW3依据控制信号CS3而导通或断开开关SW3的第一端与第二端。开关SW2 (第2个开关)的第一端耦接开关SWl的第一端，并依据控制信号CS2而导通或断开开关SW2的第一端与第二端。开关SW4 (第4个开关)的第一端耦接开关SW3的第一端，并依据控制信号CS4而导通或断开开关SW4的第一端与第
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-~- O缓冲器510 (第I个缓冲器)的第一端耦接开关SW2的第二端，缓冲器510的第二端耦接开关SWl的第二端。缓冲器520 (第2个缓冲器)的第一端耦接开关SW4的第二端，缓冲器520的第二端耦接开关SW3的第二端。其中，缓冲器的延迟时间由大至小依序为缓冲器510、520。举例来说，缓冲器510的延迟时间例如为2T，缓冲器520的延迟时间例如为2T。控制信号CSl与CS2彼此互补，而控制信号CS3与CS4彼此互补。也就是说，当控制信号CSl与CS3分别为高逻辑准位时，控制信号CS2与CS4分别为低逻辑准位。反之，当控制信号CSl与CS3分别为高逻辑准位时，控制信号CS2与CS4分别为低逻辑准位。利用控制信号CSl CS4的组合变可产生00、
01、10、11的2位元的控制信号，以控制开关SWl SW4的导通或断开。在本实施例中，控制信号CSl CS4可以依序的方式或以乱数的方式来调整其逻辑准位，使得延迟单元140可选择路径I (开关SW1、SW3)、路径2 (开关SW1、SW4与缓冲器520)、路径3 (开关SW2、缓冲器510与开关SW3)或路径4 (开关3胃2、缓冲器510、开关洲4与缓冲器520)，以提供多个不同的延迟时间来延迟调变周期信号VCLK，以调整反馈调变信号VM的输出时间，进而调整调变周期信号VCLK的频率。如此一来，可有效降低电磁干扰的现象。上述图5以n=2的方式说明延迟单元140的内部元件及其连接关系与操作，以下在举另一例来说明延迟单元140的 实施例，请参考图6所示，其为图5的延迟单元的另一实施范例。假设n=3，N=2*3=6，控制信号为3位元(bit)，例如以控制信号CSl CS6来实现，而开关为6个，例如为开关SWl SW6，缓冲器为3个610 630。开关SWl (第I个开关)的第一端接收调变周期信号VCLK，并依据控制信号CSl而导通或断开开关SWl的第一端与第二端。开关SW3 (第3个开关)的第一端耦接开关SWl的第二端，开关SW3依据控制信号CS3而导通或断开开关SW3的第一端与第二端。开关SW5(第5个开关)的第一端耦接开关SW3的第二端，开关SW5依据控制信号CS5而导通或断开开关SW5的第一端与第二端。开关SW2 (第2个开关)的第一端耦接开关SWl的第一端，并依据控制信号CS2而导通或断开开关SW2的第一端与第二端。开关SW4 (第4个开关)的第一端耦接开关SW3的第一端，并依据控制信号CS4而导通或断开开关SW4的第一端与第二端。开关SW6(第6个开关)的第一端耦接开关SW5的第一端，并依据控制信号CS6而导通或断开开关SW6的第一
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牺与弟一牺。缓冲器610 (第I个缓冲器)的第一端耦接开关SW2的第二端，缓冲器610的第二端耦接开关SWl的第二端。缓冲器620 (第2个缓冲器)的第一端耦接开关SW4的第二端，缓冲器620的第二端耦接开关SW3的第二端。缓冲器630 (第3个缓冲器)的第一端耦接开关SW6的第二端，缓冲器630的第二端耦接开关SW5的第二端。其中，缓冲器的延迟时间由大至小依序为缓冲器610、620、630。举例来说，缓冲器610的延迟时间例如为4T，缓冲器620的延迟时间例如为2T，缓冲器630的延迟时间例如为1T。控制信号CSl与CS2彼此互补，控制信号CS3与CS4彼此互补、控制信号CS5与CS6彼此互补。也就是说，当控制信号CS1、CS3与CS5分别为高逻辑准位时，控制信号CS2、CS4与CS6分别为低逻辑准位。反之，当控制信号CS1、CS3与CS5分别为高逻辑准位时，控制信号CS2、CS4与CS6分别为低逻辑准位。利用控制信号CSl CS6的组合变可产生000、001、010、011、100、101、110、111的3位元的控制信号，以控制开关SWl SW6的导通或断开。在本实施例中，控制信号CSl CS6可以依序的方式或以乱数的方式来调整其逻辑准位，使得延迟单元140可选择路径I (开关SW1、SW3、SW5)、路径2 (开关SW1、SW3、SW6与缓冲器630)、路径3 (开关SW1、SW4、缓冲器620与开关SW5)或路径4 (开关SW1、SW4、缓冲器620、开关SW6与缓冲器630)、路径5 (开关SW2、缓冲器610、开关313、315)、路径6(开关SW2、缓冲器610、开关SW3、SW6与缓冲器630)、路径7 (开关SW2、缓冲器610、开关SW4、缓冲器620与开关SW5)或路径4 (开关SW2、缓冲器610、开关SW4、缓冲器620、开关SW6与缓冲器630)，以提供多个不同的延迟时间来延迟调变周期信号VCLK，以调整反馈调变信号VM的输出时间，进而调整调变周期信号VCLK的频率。由上述图5及图6的实施例的说明，所属领域具有通常知识者应可推知延迟单元140的其他实施例，故在此不再赘述。请参考图7所示，其为本发明的降低电磁干扰的控制电路的又一详细电路图。本实施例中的调变控制器120的内部元件的连接关系及操作，可参照图2与图5所示，故在此不再赘述。周期信号产生器110包括切换单元710、电容C以及脉波产生器720。切换单元710的第一端接收工作电压VIN，切换单元710的第二端耦接接地端，切换单元710的控制端接收并依据反馈调变信号VM，使切换单元710的输出端选择性与切换单元710的第一端或第二端形成一导电路径。电容C的第一端稱接切换单兀710的输出端,并提供一电容电压VC，电容C的第二端耦接接地端。脉波产生器720耦接电容C的第一端，用以接收并比较电容电压VC与至少一参考信号，以产生调变周期信号VCLK。在本实施例中，当切换单元710将其输出端与第一端形成导电路径时，工作电压VIN可经过切换单元710对电容C进行充电。当切换单元710将其输出端与第二端形成导电路径时，电容C可经由切换单元710耦接接地端以进行放电。而本实施例的切换单元710可包括电流源13及晶体管M3。电流源13的第一端作为切换单元710的第一端，用以接收工作电压VIN。其中，电流源13为定电流源。晶体管M3的漏极端耦接电流源13的第一端并作为切换单元710的输出端，晶体管M3的栅极端作为切换单元710的控制端，用以接收反馈调变信号VM，晶体管M3的源极端作为切换单元710的第二端，用以耦接接地端。其中，晶体管M3可以是N型晶体管，但本发明不以此为限。在本实施例中，脉波产生器720还包括比较器730。比较器730的第一端耦接电容C的第一端以接收电容电压VC，比较器730的第二端接收参考信号VREF，比较器730的输出端输出调变周期信号VCLK。本发明的实施例所提供的降低电磁干扰的控制电路，利用调变控制单元的延迟单元对周期信号产生器所产生的调变周期信号进行延迟，以调整反馈调变信号的输出时间，进而调整调变周期信号的频率。如此一来，可有效降低电磁干扰的现象。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种降低电磁干扰的控制电路，其特征在于，包括 一周期信号产生器，用以依据一反馈调变信号，以调变该周期信号产生器的一调变周期信号；以及 一调变控制器，耦接该周期信号产生器，接收该调变周期信号，并依据多个控制信号，而提供多个不同的延迟时间来调变该调变周期信号的频率，以产生该反馈调变信号。
2.根据权利要求1所述的降低电磁干扰的控制电路，其特征在于，该调变控制器包括 一控制信号产生器，用以接收并依据该反馈调变信号，以产生该些控制信号；以及 一延迟单元，耦接该控制信号产生器，用以接收该调变周期信号，并依据该些控制信号，而提供多个不同的延迟时间来调变该调变周期信号的频率，以产生该反馈调变信号。
3.根据权利要求2所述的降低电磁干扰的控制电路，其特征在于，该延迟单元包括 M个开关，M个开关的第一端彼此耦接且接收该调变周期信号，而第I个开关的第二端输出该反馈调变信号，且M个开关依据η位元的该些控制信号而分别导通其第一端与第二端，η为大于I的正整数，Μ=2η ；以及 M-1个缓冲器，第i个缓冲器耦接至第i+Ι个开关的第二端，M-1个缓冲器的第二端彼此耦接第I个开关的第二端，i为正整数且0〈i〈M ； 其中，第i个缓冲器的延迟时间小于第i+Ι个缓冲器的延迟时间。
4.根据权利要求2所述的降低电磁干扰的控制电路，其特征在于，该延迟单元包括 N个开关，第I个开关的第一端接收该调变周期信号，第N-1个开关的第二端输出该反馈调变信号，第j个开关的第二端耦接第j+2个开关的第一端，第j个开关的第一端耦接第j+Ι个开关的第一端，且N个开关依据η位元的该些控制信号而导通其第一端与第二端，η为大于I的正整数，N=2*n，j为奇数且0〈j〈N ;以及 (N/2)个缓冲器，第k个缓冲器的第一端耦接第(k*2)个开关的第二端，第k个缓冲器的第二端耦接第(k*2)-l个开关的第二端，k为正整数且0〈k〈N-l ； 其中，第k个缓冲器的延迟时间大于第k+Ι个缓冲器的延迟时间。
5.根据权利要求2所述的降低电磁干扰的控制电路，其特征在于，该控制信号产生器为一乱数产生器。
6.根据权利要求2所述的降低电磁干扰的控制电路，其特征在于，控制信号产生器为一计数器。
7.根据权利要求所述的降低电磁干扰的控制电路，其特征在于，该周期信号产生器包括 一切换单元，其第一端接收一工作电压，其第二端耦接接地端，其控制端接收并依据该反馈调变信号，使该切换单元的输出端选择性与该切换单元的第一端或第二端形成一导电路径； 一电容，其第一端耦接该切换单元的输出端，并提供一电容电压，其第二端耦接接地端；以及 一脉波产生器，稱接该电容的第一端，用以接收并比较该电容电压与至少一参考信号，以产生该调变周期信号。
8.根据权利要求7所述的降低电磁干扰的控制电路，其特征在于，该切换单元包括 一电流源，其第一端作为该切换单元的第一端；以及一晶体管，其漏极端耦接该电流源的第二端并作为该切换单元的输出端，其栅极端作为该切换单元的控制端，其源极端作为该切换单元的第二端。
9.根据权利要求7所述的降低电磁干扰的控制电路，其特征在于，该切换单元包括 一第一电流源，其第一端作为该切换单兀的第一端； 一第一晶体管，其源极端耦接该第一电流源的第二端，其栅极端作为该切换单元的控制端，其漏极端作为该切换单元的输出端； 一第二电流源，其第一端作为该切换单元的第二端；以及 一第二晶体管，其源极端耦接该第二电流源的第二端，其漏极端耦接该第一晶体管的漏极端，其栅极端耦接该第一晶体管的栅极端。
10.根据权利要求7所述的降低电磁干扰的控制电路，其特征在于，该脉波产生器包括 一比较器，其第一端耦接该电容的第一端以接收该电容电压，其第二端接收该参考信号，其输出端输出该调变周期信号。
11.根据权利要求7所述的降低电磁干扰的控制电路，其特征在于，该脉波产生器包括 一第一比较器，其第一端接收一第一参考信号，其第二端耦接该电容的第一端以接收该电容电压，其输出端产生一第一比较结果； 一第二比较器，其第一端接收一第二参考信号，其第二端耦接该电容的第一端以接收该电容电压，其输出端产生一第二比较结果；以及 一闩锁器，耦接该第一比较器与该第二比较器的输出端，接收并闩锁该第一比较结果与该第二比较结果，以产生该调变周期信号。
全文摘要
一种降低电磁干扰的控制电路，包括周期信号产生器以及调变控制器。周期信号产生器用以依据一反馈调变信号，以调变周期信号产生器的一调变周期信号。调变控制器耦接周期信号产生器，接收调变周期信号，并依据多个控制信号，而提供多个不同的延迟时间来调变前述调变周期信号的频率，以产生反馈调变信号。
文档编号H02M1/44GK103051171SQ201210388938
公开日2013年4月17日 申请日期2012年10月12日 优先权日2011年10月12日
发明者郑又文, 蔡宗达 申请人:聚积科技股份有限公司