电压箝位电路及对输出电压进行箝位的方法

电压箝位电路及对输出电压进行箝位的方法
【专利摘要】除了其他方面以外，本申请还公开了一种电压箝位电路及对输出电压进行箝位的方法，在该电压箝位电路中，针对第一输入电压范围的至少一部分，输出电压等于输入电压，并且其中，针对第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
【专利说明】电压箝位电路及对输出电压进行箝位的方法
【技术领域】
[0001]概括地说，本申请涉及一种电子电路，更具体地，涉及一种高压箝位电路。
【背景技术】
[0002]防止输出电压超过一定的电压电平的电路称为电压箝位电路。电压箝位电路可适用于调节器应用，在调节器应用中，较高的电压源被转换为较低的电压，以便将电压供应到低压器件。电压箝位电路可以通过将输出电压“箝位”在安全工作电平处来向低压器件提供过压保护。

【发明内容】

[0003]除了其他方面以外，本申请还描述了对电路的输出电压进行限制而在较低的电压供应范围内(例如，针对小于连接在输入端子之间的齐纳二极管的反向击穿电压的输入电压)不会导致可控开关两端发生阈值电压降的系统和方法。使用本申请的技术，输出电压在较低的电压供应范围内基本上遵从输入电压，从而增大了箝位电路在该电压范围内的输出电压幅值。更多的净空(headroom)增大了将经箝位的输出电压用作供应电压的电路的工作范围。
[0004]在本发明的技术的一个示例实现中，一种电压箝位电路包括:第一可控开关，其连接在一输入端子和一输出端子之间，所述第一可控开关被配置成针对所述输入端子处的第一输入电压范围对所述输出端子处的输出电压进行控制；以及第二可控开关，其连接在所述输入端子和所述输出端子之间，所述第二可控开关被配置成针对所述输入端子处的第二输入电压范围对所述输出端子处的所述输出电压进行控制，其中，所述第二输入电压范围大于所述第一输入电压范围，其中，针对所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，并且其中，针对所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
[0005]在本发明的技术的另一个示例实现中，一种对输出电压进行箝位的方法，所述方法包括:通过连接在输入端子和输出端子之间的第一可控开关，针对所述输入端子处的第一输入电压范围，对所述输出端子处的输出电压进行控制；通过连接在所述输入端子和所述输出端子之间的第二可控开关，针对所述输入端子处的第二输入电压范围，对所述输出端子处的所述输出电压进行控制，其中，所述第二电压范围大于所述第一输入电压范围，其中，针对所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，并且其中，针对所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
[0006]这部分旨在提供对本专利申请的主题的概述。这部分并非旨在提供本发明的排他性的或详尽的说明。本文包括了详细的描述，以提供关于本专利申请的进一步信息。
【专利附图】

【附图说明】
[0007]在附图中(这些附图不一定是按照比例绘制的)，相同的数字能够描述不同视图中的相似部件。具有不同字母后缀的相同数字能够表示相似部件的不同示例。附图通过示例而非限制的方式概括地示例了本申请中讨论的各个实施例。
[0008]图1描绘了现有技术的电压箝位电路图。
[0009]图2描绘了可以根据本申请的可实现各种技术的示例电压箝位电路图。
[0010]图3描绘了与图2中的示例电路图的工作相关的三个曲线图。
[0011]图4描绘了将图1中的电路的输出特性与图2中的示例电路的输出特性进行比较的两个曲线图。
[0012]图5更详细地描绘了图4中的两个曲线图。
[0013]图6描绘了与图2中的示例电路图的操作相关的三个曲线图。
【具体实施方式】
[0014]除了其他方面以外，本发明人还已经认识到了可以增大箝位电路在较低的电压供应范围内(例如，针对小于连接在输入端子之间的齐纳二极管的反向击穿电压的输入电压)的净空的技术。正如以下更详细描述的，使用本申请的技术，箝位电路在较低的电压供应范围内不会在其输出端处发生阈值电压降。
[0015]图1描绘了现有技术的电压箝位电路图(大致在10处示出)。箝位电路10包括输入端子12、14和输出端子16。输入端子12可以接收输入电压(VIN)，输入端子14可以接收参考电压(VSS)(例如，地)，并且图1中的箝位电路10可以在输出端子16处产生输出电压(VIN_REG)。在较低的供应电压范围内，随着输入电压增大，输出端子16处的输出电压也增大。然而，图1中的箝位电路10可以确保一旦输入电压达到一特定的电压电平，输出电压将不再随着该输入电压的任何进一步的增大而增大。可以将输出电压“箝位”在比该特定的电压电平小的一电压处。
[0016]图1中的箝位电路10可以包括与电阻器组(resistor stack)Rs串联的齐纳二极管Z1。图1的以下说明描述了两种情况:(I)当输入电压小于齐纳二极管Zl的反向击穿电压时；以及(2)当输入电压大于齐纳二极管Zl的反向击穿电压时。
[0017]齐纳二极管Zl通常只要标记为“VZ”的(例如，位于齐纳二极管Zl和电阻器组Rs之间的)节点上的电压比参考电压高出的电压量不超过齐纳二极管Zl的反向击穿电压(例如，约5.2伏(V))，就不会泄漏电流。只要输入电压低于齐纳二极管Zl的反向击穿电压(例如，在一个示例的实施方式中约为5.2V)，则由于没有电流流过该电阻器组Rs，因此在该电阻器组Rs两端没有电压降，故而节点VZ上的电压就可以约等于该输入电压。
[0018]图1中的箝位电路10可以进一步包括两个晶体管Tl、T2。可以将电阻器组Rs和齐纳二极管Zl之间的节点VZ上的电压(例如，当齐纳二极管Zl的阴极上的电压小于该齐纳二极管Zl的击穿电压时，为输入电压)施加到晶体管Tl(例如，P型场效应晶体管(FET))的栅极端子上。在图1所示的示例配置中，晶体管Tl可以被配置成源极跟随器并且可以与晶体管T2(例如，n型FET)串联，该晶体管T2可以被配置成二极管。负的栅-源电压(Vgs)可以将晶体管Tl置于导通(ON)状态(例如，“低”阻抗状态)。由于晶体管Tl的栅极端子上的电压约等于输入电压，因此晶体管Tl保持在截止(OFF)状态(例如，“高”阻抗状态)。
[0019]箝位电路10可以进一步包括可控开关MNO和与晶体管Tl串联的电阻器Rl。在一个示例中，可控开关MNO可以是晶体管(例如，n型FET)。在其他示例中，该可控开关可以是另一种类型的晶体管或可控开关。电阻器Rl可以连接到输入电压和可控开关MNO的栅极端子或控制端子。
[0020]晶体管MNO的漏极端子可以连接到输入电压。在一个示例中，当晶体管Tl处于截止状态时，很少的电流或没有电流流经电阻器R1。因此，在该示例中，晶体管Tl的栅极端子处的电压约等于输入电压，晶体管MNO可以被配置成源极跟随器并且工作在其线性区域内，晶体管MNO两端可能会发生阈值电压(Vt)(例如，约0.6V至约IV)降。
[0021]箝位电路10可以进一步包括电阻器R2、R3。在一个示例中，电阻器R2、R3可以被用于在没有输入电压时将输出电压置于一已知的状态，使得输出端子不会进入高阻抗状态。晶体管MNO (其可以需要正的Vgs来工作)可以转变成导通状态，并且输出电压可以约等于输入电压减去MNO的阈值电压(例如，约0.6V至约IV)。例如，当晶体管MNO被置于导通状态时，4V的输入电压可以因晶体管MNO两端的阈值电压降而产生最低至约3V的输出电压。
[0022]当输入电压超过齐纳二极管Zl的反向击穿电压时，齐纳二极管Zl可以开始传导电流，因此电阻器组Rs的两端可能会发生一电压降。这样，齐纳二极管Zl的阴极处的电压不再等于输入电压，而是小于该输入电压并且取决于电阻器组Rs的阻值和齐纳二极管Zl的特性的电压。
[0023]当齐纳二极管Zl的阴极处的电压相对于输入电压下降时，齐纳二极管Zl的阴极处的电压可以开始使晶体管Tl偏置，这使得电阻器Rl的两端会发生电压降，故可以对晶体管MNO的栅极端子上的电压进行限制。当电阻器Rl的两端发生电压降时，晶体管MNO转变成导通状态并且对输出电压进行控制。应当注意的是，晶体管T2可以被配置成二极管，以便使晶体管Tl的漏极端子处的电压增大一二极管电压(例如，约0.7V)，这可以有助于防止晶体管Tl进入其截止区域。
[0024]在上述的方式中，图1中的箝位电路10可以充当传统的调节器。通过具体的示例，图1中的箝位电路10可以将IOV的输入电压(VIN)转变成5V的输出电压(VIN_REG)。作为另一个示例，图1中的箝位电路10可以将28V的高输入电压转变成5V的输出电压。
[0025]图1所示的箝位电路10的一个缺点是其在较低的电压供应范围(例如，小于齐纳二极管Zl的反向击穿电压的输入电压)内的工作。正如以上示例中所表明的，4V的输入电压可以因在晶体管MNO两端的阈值电压降而产生最低至约3V的输出电压。输出电压的这种下降可以造成净空的损失，从而造成功能的损失。
[0026]相反地，在某些示例中，使用本申请的技术，在较低的电压供应范围(例如，小于约5V)内不会发生阈值电压降。正如以下参照图2更详细描述的，输出电压通常可以在较低的电压供应范围内遵从输入电压，这可以增大电路的净空。净空的增大可以增大使用经箝位的输出电压当作供应电压的电路的工作范围。
[0027]图2描述了根据本申请的可以实现各种技术的示例电压箝位电路图。示例的箝位电路20可以包括输入端子22、24、输出端子26和两个可控开关(S卩，MPO和MPl)。可控开关MPl连接在输入端子22和输出端子26之间，并且可控开关MPO连接在输入端子22和可控开关MPl之间。
[0028]箝位电路20可以进一步包括齐纳二极管Z0、Z2中的一个或两个。在一个示例中，这两个可控开关MP0、MP1可以是耐受高漏-源电压的p型FET (例如，金属氧化物半导体场效应晶体管(MOSFET))。在其他的示例配置中，可控开关MPO、MPl可以是其他类型的晶体
管或开关。
[0029]此外，电路20可以包括可控开关MNO。在一个示例中，可控开关MNO可以是晶体管(例如，n型FET)。在其他示例中，该可控开关可以是其他类型的晶体管或开关。
[0030]可以在输入端子22、24的两端施加输入电压(VIN)，并且图2中的箝位电路20可以在输出端子26处产生输出电压(VIN_REG)。端子24可以处于接地电压(例如，约0V)。在输入电压低于一特定的电压电平时，随着输入电压增大，输出端子26处的输出电压也可以增大。像图1所示的电路10 —样，图2中的箝位电路20也可以确保一旦输入电压达到该特定的电压电平，输出电压将不再随着该输入电压的任何进一步的增大而增大。
[0031]图2中的箝位电路20还可以包括与电阻器组Rs串联的齐纳二极管Zl。该箝位电路进一步包括标记为“VZ”的节点(例如，位于齐纳二极管Zl和电阻器组Rs之间的节点)和标记为“VBIASP”的节点(位于电阻器组Rs中的两个电阻器(未标记出)之间的节点)。齐纳二极管Zl通常只要标记为“VZ”的节点上的电压比参考电压高出的电压量不超过齐纳二极管Zl的反向击穿电压(例如，约5.2V)，就不会泄漏电流。
[0032]如果输入电压小于齐纳二极管Zl的反向击穿电压，则节点VZ上的电压可以约等于输入电压。此外，节点VBIASP(其可以连接到晶体管MPO的栅极端子或控制端子)上的电压可以约等于输入电压。这样，晶体管MPO的栅极端子和源极端子可以约等于输入电压，如此，在晶体管MPO上不存在栅-源电压，因此晶体管MPO处于截止状态。
[0033]图2中的箝位电路20可以进一步包括两个晶体管T1、T2。可以将节点VZ上的电压(输入电压)施加到晶体管Tl (例如，p型FET)的栅极端子上。在图2所示的配置中，晶体管Tl可以被配置成源极跟随器并且可以与晶体管T2串联(例如，n型FET)，该晶体管T2可以被配置成二极管。作为p型FET，可以使用负的栅-源电压(Vgs)将晶体管Tl置于导通状态。由于节点VZ上的电压可以约等于输入电压，因此晶体管Tl的栅极端子上的电压约等于该输入电压，并且晶体管Tl保持在截止状态。
[0034]箝位电路20还可以包括电阻器R0，该电阻器RO与晶体管MPO串联并且连接到输入端子24。电阻器RO和晶体管MPO可以通过节点“PGATE”连接。电阻器RO可以将节点“PGATE”拉至接地电压(例如，约0V)。作为响应，晶体管MPl (例如，p型FET)可以转变成导通状态，因为晶体管MPl的栅极端子或控制端子连接到节点PGATE(例如，处于接地电压)并且晶体管MPl的源极端子处于输入电压，产生了负的Vgs。晶体管MPl可以将输入电压施加到输出端子。因此，晶体管或可控开关MPl可以被配置成针对在输入端子22处施加的第一电压范围(例如，较低的电压供应范围)对输出端子26处的输出电压进行控制。在一个不例中，对于该第一电压范围的至少一部分而言，输出电压等于输入电压。
[0035]箝位电路10还可以包括电阻器R1，该电阻器Rl与晶体管Tl串联并且通过标记为“NGATE”的节点连接到该晶体管Tl。节点NGATE可以连接到晶体管MNO的栅极端子，并且由于晶体管Tl处于截止状态，因此该节点NGATE处的电压可以约等于输入电压。当晶体管MPl将输入电压VIN驱动至VIN_REG时，Vgs从晶体管MNO去除，从而使晶体管MNO转变成截止状态。
[0036]以该方式，并且相比于图1中的箝位电路10，对于较低的电压供应范围的至少一部分(例如，小于齐纳二极管Zl的反向击穿电压的输入电压)而言，只要该输入电压不超过齐纳二极管Zl的反向击穿电压，输出电压可以等于输入电压。换言之，根据本申请，对于该较低的电压供应范围的至少一部分而言，在晶体管MPl的两端没有阈值电压降。相反地，正如以下参照图4和图5中的曲线更详细地显示和描述的，输出电压在较低的电压供应范围内基本上遵从输入电压，这可以增大将箝位电路10的输出用作电源的电路的净空。更多的净空可以增大将经箝位的输出电压用作供应电压的电路的工作范围。例如，使用本申请的技术，4V的输入电压可以产生4V或接近于4V的输出电压。
[0037]当输入电压超过齐纳二极管Zl的反向击穿电压时，齐纳二极管Zl开始传导电流，因此，在与该齐纳二极管Zl串联连接的电阻器组Rs(其包括至少一个电阻器)的两端发生电压降。这样，节点VZ和节点VBIASP处的电压均不再等于输入电压；这些节点中的每一个节点均处于比该输入电压小的一电压。
[0038]由于晶体管MPO的栅极端子可以连接到节点VBIASP并且晶体管MPO的源极端子可以连接到输入电压，因此晶体管MPO具有负的Vgs，从而转变成导通状态。一旦晶体管MPO转变成导通状态，节点PGATE可以被上拉至输入电压，并且晶体管MPl因其栅极端子和源极端子之间没有电压而转变成截止状态。换言之，当齐纳二极管Zl两端的电压超过反向击穿电压时，齐纳二极管Zl可以被配置成传导流过电阻器组Rs的电流并且在可控开关MPl的栅极端子或控制端子处施加一电压。
[0039]节点VZ处的电压使晶体管Tl转变成导通状态。节点“NGATE”可以连接到晶体管MNO的栅极端子，并且由于晶体管Tl处于导通状态，故节点“NGATE”处的电压小于输入电压。当输入电压大于节点VZ处的电压并且晶体管MNO开始转变成导通状态时，晶体管MNO的源极端子可以连接到输出端。随着晶体管MPl截止并且停止传导，晶体管MNO通过继续增大的输入电压或者通过连接到输出端的后续电路的电流消耗来形成Vgs，从而使输出电压幅值稍微地降低。因此，晶体管或可控开关MNO可以被配置成针对比在输入端子22处施加的第一电压范围大的第二电压范围对输出端子26处的输出电压进行控制。在一个不例中，对于第二电压范围的至少一部分而言，输出电压可以小于输入电压。
[0040]在较高的电压供应范围内，在晶体管MNO的两端可以发生阈值电压(例如，约0.6V至约IV)降，因此，箝位电路20可以在较高的电压供应范围内表现得类似于图1中的电路。然而，与在较低的电压供应范围内相比，在高于齐纳二极管Zl的反向击穿电压的电压供应范围内，晶体管MNO两端的阈值电压降对净空具有较小的影响。
[0041]此外，图2中的箝位电路20可以包括齐纳二极管ZO以保护晶体管MPO。齐纳二极管ZO可以连接在晶体管MPO的栅极端子和漏极端子之间。虽然晶体管MPO可以是一个高压器件，但是在某些示例中，由于晶体管MPO耐受其栅极端子和源极端子之间或者其栅极端子和漏极端子之间的高电压，因此晶体管MPO可以是一个不对称的高压器件。在这种情况下，为了使晶体管MPO的栅极端子和漏极端子之间免受高电压，齐纳二极管ZO可以连接在晶体管MPO的栅极端子和漏极端子之间。如果晶体管MPO的栅-漏电压超过齐纳二极管ZO的反向击穿电压，那么齐纳二极管ZO可以偏置并且利用栅极电压来上拉漏极端子电压，以免晶体管MPO受到任何损害。
[0042]箝位电路10可以进一步包括电阻器R2、R3。电阻器R2、R3可以被用于在没有输入电压时将输出电压置于一已知的状态，使得输出端子不会进入高阻抗状态。
[0043]图2中的箝位电路20可以包括齐纳二极管Z2，以保护由该箝位电路20的输出电压供电的任何器件。齐纳二极管Z2可以连接在输出端子26和接地电压端子24之间。根据箝位电路20中的电阻器的大小和晶体管的特性，例如在慢的输入电压斜升的过程中，输出电压可能会超越该电路的“经箝位的”电压。如果输出电压的任何过冲超过齐纳二极管Z2的反向击穿电压，那么齐纳二极管Z2将偏置，从而确保了箝位电路20的输出电压不会超出由该箝位电路供电的任何器件的安全工作范围。齐纳二极管Z2可以对输出端子处的最大电压进行控制，以在发生过冲情况时保护连接到箝位电路的输出端的一个或多个电路。以该方式，输出电压可以受到反向击穿齐纳电压的限制，使得高压晶体管MPl不会过度施压于由该输出电压供电的后续的低压器件。
[0044]图3描绘了与图2中的示例电路图的工作相关的三个曲线图。图3中顶部的曲线图描绘了图2中的晶体管MPO栅-源电压(Vgs) 34与输入电压的的关系。y轴表示以毫伏为单位的电压，并且X轴表示以伏特为单位的输入电压。中间的曲线图描绘了图2中的晶体管MPO栅-漏电压(Vgd) 30与输入电压的关系。y轴表示以伏特为单位的电压，并且X轴表示以伏特为单位的输入电压。底部的曲线图描绘了图2中的晶体管MPO的漏-源电压(Vds) 32与输入电压的关系。y轴表示以伏特为单位的电压，并且X轴表示以伏特为单位的输入电压。将图3中的曲线图放在一起进行描述。
[0045]正如在顶部的曲线图中看到的，晶体管MPO的Vgs34最初为0V，因此晶体管MPO处于截止状态。在图2中的齐纳二极管Z2偏置之前，正如分别在图3的中间的曲线图和底部的曲线图中看到的，随着输入电压增大，晶体管MPO的Vgd30和Vds32均随着输入电压的增大而斜向行进(ramp)。
[0046]当输入电压超过齐纳二极管Zl的反向击穿电压时，正如在顶部的曲线图中看到的，晶体管MPO的Vgs34减小，并且晶体管MPO转变成导通状态。当晶体管MPO转变成导通状态时，例如，正如在底部的曲线图中的Vds36处看到的，该晶体管MPO充当开关，因此晶体管MPO的Vds32变为约0V。当晶体管MPO处于导通状态时，该晶体管的Vgs约为阈值电压。
[0047]图4描绘了将图1中的电路的输出特性与图2中的示例电路的输出特性进行比较的两个曲线图。顶部的曲线图描绘了图1中的现有技术电路的输入电压42和输出电压40。y轴表不以伏特为单位的输出电压40,并且X轴表不以伏特为单位的输入电压42。底部的曲线图描绘了根据本申请的各种技术的图2中的电路的输入电压46和输出电压44。y轴表示以伏特为单位的输出电压44，并且X轴表示以伏特为单位的输入电压46。
[0048]正如在顶部的曲线图中看到的，当输入电压42大于约6V时，输出电压40被箝位在约5.5V处。如上所述，图1所示的箝位电路的一个缺点是在较低的电压供应范围内工作。正如在图4的顶部的曲线图中看到的，对于OV和约6V (例如，在43处)之间的输入电压，图1的电路的输出电压因在晶体管MNO两端的阈值电压降而小于输入电压。输入电压的这种下降可以造成净空的损失，从而造成功能的损失。
[0049]然而，使用本申请的技术，在较低的电压供应范围内不会发生阈值电压降。正如图4的底部的曲线图中看到的，当输入电压46大于约6V时，输出电压44被箝位在约5.5V处。然而，与图1的现有技术电路不同的是，对于输入电压在OV和约6V(例如，在48处)之间的至少一部分，正如大体上通过输入电压线44和输出电压线46在约IV和约6V之间的重叠看到的，输入电压46等于输出电压44。因此,在较低的电压供应范围内，输出电压基本上遵从输入电压，因而增大了箝位电路在该电压范围内的输出电压幅值。更多的净空可以增大将经箝位的输出电压用作供应电压的电路的工作范围。
[0050]图5更详细地描绘了图4中的两个曲线图。顶部的曲线图描绘了图1中的现有技术电路的输入电压42和输出电压40。y轴表不以伏特为单位的输出电压40,并且x轴表不以伏特为单位的输入电压42。底部的曲线图描绘了根据本申请的各种技术的图2中的电路的输入电压46和输出电压44。y轴表不以伏特为单位的输出电压44,并且x轴表不以伏特为单位的输入电压46。
[0051]正如在图5的顶部的曲线图中的50处看到的，对于1.5V的输入电压42 ( “VIN”)而言，输出电压40 ( “VCLAMP”)等于772.8mV。这样，净空已经减少了约50%。
[0052]现在参照图5的底部的曲线图，对于OV和约6V之间的电压范围的至少一部分，正如在48处所示的，输出电压44等于输入电压46。换言之，与现有技术(例如，图1中的电路)相比，图2中的电路20的输出电压在较低的电压供应范围(例如，OV至约6V)内不会被阈值电压减小。对于第一输入电压范围(例如，在OV和约6V之间)的至少一部分而言，图2中的电路的输出电压等于输入电压，并且对于第二输入电压范围(例如，在约6V和约IOV之间)的至少一部分而言,输出电压小于输入电压，其中，该第二输入电压范围大于该第一输入电压范围。
[0053]图6描绘了与图2中的示例电路图的工作相关的三个曲线图。更具体地，图6中的这三个曲线图描绘了在图2的电路中的数个内部节点处的电压。
[0054]图6中的顶部的曲线图描绘了在图2中的标记为VBIASP的节点(连接至晶体管MPO的栅极端子)处的电压64和输入电压66。j轴表示标记为VBIASP的节点处的以伏特为单位的电压64，并且X轴表示以伏特为单位的输入电压66。图6中的中间的曲线图描绘了在图2中的标记为PGATE的节点(连接至晶体管MPl的栅极端子)处的电压68。y轴表示在标记为PGATE的节点处的以伏特为单位的电压68，并且X轴表示以伏特为单位的输入电压。图6中的底部的曲线图描绘了在图2中的标记为NGATE所标记出的节点(连接至晶体管MNO的栅极端子)处的电压。I轴表示在标记为NGATE的节点处的以伏特为单位的电压70，并且X轴表示以伏特为单位的输入电压。
[0055]正如在顶部的曲线图中看到的，如在60处所示，随着输入电压66从OV增大，标记为VBIASP的节点上的电压46最初遵从输入电压66。在图6的顶部曲线图中的62处所示，一旦输入电压66达到齐纳二极管Zl (图2)的反向击穿电压，标记为VBIASP的节点上的电压46因电阻器组Rs (图2)两端的电压降而小于输入电压66。这在晶体管MPO上形成Vgs，从而将晶体管MPO置于导通状态。
[0056]正如在图6的中间的曲线图所示的，当晶体管MPO被置于导通状态时，标记为PGATE的节点处的电压68可以从接地电压(例如，约0V)被上拉至输入电压。一旦晶体管MPO被置于导通状态，标记为PGATE的节点处的电压68就可以遵从输入电压。换言之，在齐纳二极管Zl击穿之后，中间的曲线图中的标记为PGATE的节点处的电压68将基本上与顶部的曲线图中的输入电压66相等。
[0057]底部的曲线图描绘了标记为NGATE的节点(其可以连接至晶体管MNO的栅极端子)处的电压70。标记为NGATE的节点处的电压70可以确定最终的输出电压。随着输入电压增大，只要该输入电压不超过齐纳二极管Zl (图2)的反向击穿电压，标记为NGATE的节点处的电压70可以确定最终的输出电压。一旦齐纳二极管Zl偏置，标记为NGATE的节点处的电压70将随着输入电压继续增大而变平(plateaus)。输出端子26处的电压是小于标记为NGATE的节点处的电压的阈值电压。
[0058]上述的技术可以具有许多应用。例如，图2中的电压箝位电路20可以形成负载开关设计的一部分，以保护连接到该负载开关的外围电路。高压晶体管MNO和MPl可以允许箝位电路20忍受高电压(例如，对于5V的MOS器件而言，大于7V的电压)，这保护了检测电路(这些检测电路将断开负载开关以保护外围电路)。除了负载开关以外，箝位电路20例如还可以与通用串行总线(USB)充电器检测以及USB开关和音频开关相结合使用。
[0059]补充沣释和示例
[0060]在不例I中，一种电压箝位电路包括:输入端子，其被配置成接收一输入电压；输出端子，其被配置成输出一输出电压；第一可控开关，其连接在所述输入端子和所述输出端子之间，所述第一可控开关被配置成针对所述输入端子处的第一输入电压范围对所述输出端子处的所述输出电压进行控制；以及第二可控开关，其连接在所述输入端子和所述输出端子之间，所述第二可控开关被配置成针对所述输入端子处的第二输入电压范围对所述输出端子处的所述输出电压进行控制，其中，所述第二输入电压范围大于所述第一输入电压范围，其中，针对所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，并且其中，针对所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
[0061]在示例2中，示例I的电压箝位电路中的第一可控开关可选地是P型晶体管，并且第二可控开关可选地是n型晶体管。
[0062]在示例3中，示例1-2中的任何一个或多个示例的第一可控开关可选地具有控制端子，并且示例1-2中的任何一个或多个示例的箝位电路可选地进一步包括:至少一个电阻器；以及第一齐纳二极管，其与所述至少一个电阻器串联连接，所述第一齐纳二极管具有一反向击穿电压，其中，当所述第一齐纳二极管两端的电压超过所述反向击穿电压时，所述第一齐纳二极管被配置成传导通过所述至少一个电阻器的电流并且在所述第一可控开关的所述控制端子处施加一电压。
[0063]在示例4中，示例1-3中的任何一个或多个示例的电压箝位电路可选地进一步包括:第三可控开关，其连接在所述输入端子和所述第一可控开关之间，所述第三可控开关被配置成对所述第一可控开关进行控制。
[0064]在示例5中，在示例1-4中的任何一个或多个示例的电压箝位电路中，第三可控开关可选地被配置成P型晶体管，所述第三可控开关包括源极端子、漏极端子和栅极端子，并且示例1-4中的任何一个或多个示例的箝位电路可选地进一步包括:第二齐纳二极管，其连接在所述第三可控开关的所述栅极端子和所述漏极端子之间，所述第二齐纳二极管具有一反向击穿电压，其中，所述第二齐纳二极管被配置成当所述栅极端子上的电压比所述漏极端子上的电压高出所述反向击穿电压时传导电流。
[0065]在示例6中，示例1-5中的任何一个或多个示例的电压箝位电路可选地进一步包括:接地电压端子，以及第三齐纳二极管，其连接在所述输出端子和所述接地电压端子之间，所述第三齐纳二极管具有一反向击穿电压，其中，当所述第三齐纳二极管两端的电压超过所述反向击穿电压时，所述第三齐纳二极管被配置成传导电流并且将所述输出电压保持在小于所述输入电压的基本上恒定的电压处。
[0066]在示例7中，一个装置包括一个电压箝位电路，该电压箝位电路包括:输入端子，其被配置成接收输入电压；输出端子，其被配置成将输出电压输出；第一可控开关，其连接在所述输入端子和所述输出端子之间，所述第一可控开关被配置成针对所述输入端子处的第一输入电压范围对所述输出端子处的所述输出电压进行控制；第二可控开关，其连接在所述输入端子和所述输出端子之间，所述第二可控开关被配置成针对所述输入端子处的第二输入电压范围对所述输出端子处的所述输出电压进行控制，其中，所述第二输入电压范围大于所述第一输入电压范围，其中，针对所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，并且其中，针对所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
[0067]在示例8中，示例7中的第一可控开关可选地被配置成p型晶体管，并且第二可控开关可选地被配置成n型晶体管。
[0068]在示例9中，示例7和/或示例8中的第一可控开关具有控制端子，并且所述电路可选地进一步包括:至少一个电阻器；以及第一齐纳二极管，其与所述至少一个电阻器串联连接，所述第一齐纳二极管具有一反向击穿电压，其中，当所述第一齐纳二极管两端的电压超过所述反向击穿电压时，所述第一齐纳二极管被配置成传导电流流过所述至少一个电阻器并且在所述第一可控开关的所述控制端子处施加一电压。
[0069]在示例10中，示例7-9中的任何一个或多个示例的装置进一步包括:第三可控开关，其连接在所述输入端子和所述第一可控开关之间，所述第三可控开关被配置成对所述第一可控开关进行控制。
[0070]在示例11中，示例7-10中的任何一个或多个示例的第三可控开关可选地被配置成P型晶体管，其中，所述第三可控开关包括源极端子、漏极端子和栅极端子，并且示例7-10中的任何一个或多个示例的箝位电路可选地进一步包括:第二齐纳二极管，其连接在所述第三可控开关的所述栅极端子和所述漏极端子之间，所述第二齐纳二极管具有一反向击穿电压，其中，所述第二齐纳二极管被配置成当所述栅极端子上的电压比所述漏极端子上的电压高出所述反向击穿电压时传导电流。
[0071]在示例12中，示例7-11中的任何一个或多个示例的装置可选地进一步包括:接地电压端子，以及第三齐纳二极管，其连接在所述输出端子和所述接地电压端子之间，所述第三齐纳二极管具有一反向击穿电压，其中，当所述第三齐纳二极管两端的电压超过所述反向击穿电压时，所述第三齐纳二极管被配置成传导电流并且将所述输出电压保持在小于所述输入电压的基本上恒定的电压处。
[0072]在示例13中，示例7-11中的任何一个或多个示例的装置可选地被配置成负载开关。
[0073]在示例14中，一种对输出电压进行箝位的方法包括:通过连接在输入端子和输出端子之间的第一可控开关，针对所述输入端子处的第一输入电压范围对所述输出端子处的输出电压进行控制；通过连接在所述输入端子和所述输出端子之间的第二可控开关，针对所述输入端子处的第二输入电压范围对所述输出端子处的所述输出电压进行控制，其中，所述第二电压范围大于所述第一输入电压范围，其中，对于所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，以及其中，对于所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
[0074]在示例15中，示例14中的第一可控开关可选地被配置成p型晶体管，并且所述第二可控开关可选地被配置成n型晶体管。
[0075]在示例16中，示例14-15中的任何一个或多个示例的第一可控开关具有控制端子，并且示例14-15中的任何一个或多个示例的方法可选地进一步包括:当第一齐纳二极管两端的电压超过所述第一齐纳二极管的反向击穿电压时，在所述第一可控开关的所述控制端子处施加一电压，其中，该电压至少部分地由与所述第一齐纳二极管串联连接的至少一个电阻器确定。
[0076]在示例17中，示例14-16中的任何一个或多个示例的方法可选地进一步包括:通过连接在所述输入端子和所述第一可控开关之间的第三可控开关，对所述第一可控开关进行控制。
[0077]在示例18中，示例14-17中的任何一个或多个示例的第三可控开关是p型晶体管，其中，所述第三可控开关包括源极端子、漏极端子和栅极端子，示例14-17中的任何一个或多个示例的方法可选地进一步包括:对所述第三可控开关的所述栅极端子和所述漏极端子之间的最大电压进行控制。
[0078]在示例19中，示例14-18中的任何一个或多个示例的方法可选地进一步包括:对所述输出端子处的最大电压进行控制，以防止电压过冲。
[0079]上述详细说明书参照了附图，附图构成了所述详细说明书的一部分。附图以举例说明的方式显示了可实施本发明的具体实施例。这些实施例在本文中也被称作“示例”。这些示例可包括除了所示或所描述的元件以外的元件。然而，本发明人还设想到了其中仅提供所示或所描述的那些元件的示例。此外，本发明人还设想到了针对本文所示的或所描述的具体示例(或其一个或多个方面)，或针对本文所示的或所描述的其他示例(或其一个或多个方面)，使用所示或所描述的那些元件的任意组合或排列的示例(或其一个或多个方面)。
[0080]本文所涉及的所有出版物、专利及专利文件全部作为本文的参考内容，尽管它们是分别加以参考的。如果本文与参考文件之间存在用途差异，则将参考文件的用途视作本文的用途的补充；若两者之间存在不可调和的差异，则以本文的用途为准。
[0081]在本文中，与专利文件通常使用的一样，术语“一”或“某一”表示包括一个或多个，其他情况或在使用“至少一个”或“一个或多个”时应除外。在本文中，除非另外指明，否则使用术语“或”指无排他性的或者，使得“A或B”包括:“A但不是B”、“B但不是A”以及“A和B ”。在所附权利要求中，术语“包含”和“在其中”等同于各个术语“包括”和“其中”的通俗英语。同样，在本文中，术语“包含”和“包括”是开放性的，即，系统、设备、物品或步骤包括除了权利要求中这种术语之后所列出的那些部件以外的部件的，依然视为落在该条权利要求的范围之内。而且，在所附的权利要求中，术语“第一”、“第二”和“第三”等仅仅用作标签，并非对对象有数量要求。
[0082]本文所述的方法示例至少部分可以是机器或计算机执行的。一些示例可包括计算机可读介质或机器可读介质，计算机可读介质或机器可读介质被编码有可操作为将电子装置配置成执行如上述示例中所述方法的指令。这些方法的实现可包括代码，例如微代码，汇编语言代码，高级语言代码等。这种代码可包括用于执行各种方法的计算机可读指令。所述代码可构成计算机程序产品的部分。此外，所述代码可例如在执行期间或其他时间被有形地存储在一个或多个易失或非易失性有形计算机可读介质上。这些有形计算机可读介质的示例包括但不限于硬盘、移动磁盘、移动光盘(例如，压缩光盘和数字视频光盘)、磁带、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
[0083]上述说明的作用在于解说而非限制。例如，上述示例(或示例的一个或多个方面)可相互结合使用。可以在理解上述说明书的基础上，利用现有技术的某种常规技术来执行其他实施例。遵照37C.F.R.§ 1.72(b)的规定提供摘要，允许读者快速确定本技术公开的性质。提交本摘要时要理解的是该摘要不用于解释或限制权利要求的范围或意义。同样，在上面的【具体实施方式】中，各种特征可以组合在一起以将本公开合理化。这不应理解成未要求的公开特征对任何权利要求来说是必不可少的。相反，创造性的主题可在于的特征少于特定公开的实施例的所有特征。因此，所附的权利要求据此并入【具体实施方式】中，每个权利要求均作为一个单独的实施例，并且可设想到这些实施例可以在各种组合或排列中彼此结合。应参看所附的权利要求，以及这些权利要求所享有的等同物的所有范围，来确定本发明的范围。
【权利要求】
1.一种电压箝位电路,包括: 输入端子，其被配置成接收一输入电压； 输出端子，其被配置成输出一输出电压； 第一可控开关，其连接在所述输入端子和所述输出端子之间，所述第一可控开关被配置成针对所述输入端子处的第一输入电压范围对所述输出端子处的所述输出电压进行控制； 第二可控开关，其连接在所述输入端子和所述输出端子之间，所述第二可控开关被配置成针对所述输入端子处的第二输入电压范围对所述输出端子处的所述输出电压进行控制， 其中，所述第二输入电压范围大于所述第一输入电压范围， 其中，针对所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，并且 其中，针对所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
2.根据权利要求1所述的电压箝位电路，其中，所述第一可控开关具有控制端子，所述电路进一步包括: 至少一个电阻器；以及 第一齐纳二极管，其与所述至少一个电阻器串联连接，所述第一齐纳二极管具有一反向击穿电压， 其中，当所述第一齐纳二 极管两端的电压超过所述反向击穿电压时，所述第一齐纳二极管被配置成传导通过所述至少一个电阻器的电流并且在所述第一可控开关的所述控制端子处施加一电压。
3.根据权利要求1所述的电压箝位电路，进一步包括: 第三可控开关，其连接在所述输入端子和所述第一可控开关之间，所述第三可控开关被配置成对所述第一可控开关进行控制。
4.根据权利要求3所述的电压箝位电路，其中，所述第三可控开关是p型晶体管，其中，所述第三可控开关包括源极端子、漏极端子和栅极端子，所述箝位电路进一步包括: 第二齐纳二极管，其连接在所述第三可控开关的所述栅极端子和所述漏极端子之间，所述第二齐纳二极管具有一反向击穿电压， 其中，所述第二齐纳二极管被配置成当所述栅极端子上的电压比所述漏极端子上的电压高出所述反向击穿电压时传导电流。
5.根据权利要求1所述的电压箝位电路，进一步包括: 接地电压端子；以及 第三齐纳二极管，其连接在所述输出端子和所述接地电压端子之间，所述第三齐纳二极管具有一反向击穿电压， 其中，当所述第三齐纳二极管两端的电压超过所述反向击穿电压时，所述第三齐纳二极管被配置成传导电流并且将所述输出电压保持在小于所述输入电压的基本上恒定的电压处。
6.根据权利要求1至5中任一项所述的电压箝位电路，其中，所述第一可控开关是p型晶体管，并且所述第二可控开关是n型晶体管。
7.—种对输出电压进行箝位的方法,所述方法包括: 通过连接在输入端子和输出端子之间的第一可控开关，针对所述输入端子处的第一输入电压范围，对所述输出端子处的输出电压进行控制； 通过连接在所述输入端子和所述输出端子之间的第二可控开关，针对所述输入端子处的第二输入电压范围，对所述输出端子处的所述输出电压进行控制， 其中，所述第二电压范围大于所述第一输入电压范围， 其中，针对所述第一输入电压范围的至少一部分，所述输出电压等于所述输入电压，并且 其中，针对所述第二输入电压范围的至少一部分，所述输出电压小于所述输入电压。
8.根据权利要求7所述的方法，其中，所述第一可控开关具有控制端子，所述方法进一步包括: 当第一齐纳二极管两端的电压超过所述第一齐纳二极管的反向击穿电压时，在所述第一可控开关的所述控制端子处施加一电压，其中，该电压至少部分地由与所述第一齐纳二极管串联连接的至少一个电阻器确定。
9.根据权利要求7所述的方法，进一步包括: 通过连接在所述输入端子和所述第一可控开关之间的第三可控开关，对所述第一可控开关进行控制。
10.根据权利要求9所述的方法，其中，所述第三可控开关是p型晶体管，其中，所述第三可控开关包括源极端子、漏极端子和栅极端子，所述方法进一步包括: 对所述第三可控开关的所述栅极端子和所述漏极端子之间的最大电压进行控制。
11.根据权利要求7所述的方法，进一步包括: 对所述输出端子处的最大电压进行控制，以防止电压过冲。
12.根据权利要求7至11中任一项所述的方法，其中，所述第一可控开关是p型晶体管，并且所述第二可控开关是n型晶体管。
【文档编号】H02M1/00GK103457440SQ201310210716
【公开日】2013年12月18日 申请日期:2013年5月30日 优先权日:2012年5月30日
【发明者】N·加涅, S·马卡卢索, J·考皮宁 申请人:快捷半导体(苏州)有限公司, 快捷半导体公司