一种堆叠scr-ldmos的高压esd保护电路的制作方法
【专利摘要】本发明提供了一种堆叠SCR-LDMOS的高压ESD保护电路，属于电子【技术领域】。包括1个NLDMOS、1个电阻232和N个SCR-LDMOS堆叠单元，所述SCR-LDMOS堆叠单元包括一个SCR-LDMOS器件和一个触发电阻，其中N≥2，衬底上还有(N+2)个P型重掺杂区作为保护环接地。该电路通过LDMOS的击穿触发堆叠SCR-LDMOS，在不提高触发电压的同时，采用堆叠的SCR-LDMOS提高了维持电压。
【专利说明】—种堆叠SCR-LDMOS的高压ESD保护电路
【技术领域】
[0001]本发明属于电子【技术领域】，具体涉及半导体集成电路芯片的静电释放(Electrostatic Discharge,简称为ESD)保护电路设计技术,尤指一种横向扩散金属氧化物半导体场效应晶体管 LDMOS (Laterally Diffused Metal Oxide Semiconductor,简称 LDMOS)触发堆叠 SCR-LDMOS(内嵌 LDMOS 的 Silicon Controlled Rectifier,简称SCR-LDM0S)的高压ESD保护电路。
【背景技术】
[0002]芯片生产、封装、测试、存放、搬运过程中，静电释放(Electrostatic Discharge,简称为ESD)作为一种不可避免的自然现象而普遍存在。随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，芯片被ESD现象损毁的情况越来越普遍，有关研究调查表明，集成电路失效产品的30%都是由于遭受静电放电现象所引起的。因此，使用高性能的ESD防护器件对芯片内部电路加以保护显得十分重要。
[0003]SCR-LDM0S是最常见的ESD保护器件之一，与普通SCR —样，具有抗ESD能力强等优点。图1为传统的SCR-LDMOS ESD保护器件，如图1所示，包括:P型衬底101和高压N型阱区102，P型阱区103，两个P型重掺杂区105和107，两个N型重掺杂区104和106，场氧108，栅氧109和多晶硅110。高压N型阱区102位于P型衬底101之上，第一 N型重掺杂区104、第一 P型重掺杂区105和P型阱区103位于高压N型阱区102之上。且第一 P型重掺杂区105位于第一 N型重掺杂区104和P型阱区103之间，第二 N型重掺杂区106和第二 P型重掺杂区107位于P型阱区103之上，第二 N型重掺杂区106位于第一 P型重掺杂区105和第二 P型重掺杂区107之间，场氧108、多晶硅110和栅氧109组成栅极。其内部寄生结构包含一个寄生PNP三极管Q1 (由第一 P型重掺杂区105、高压N型阱区102和P型阱区103组成)、一个寄生NPN三极管Q2 (由第二 N型重掺杂区106、P型阱区103和高压N型阱区102组成)以及高压N型阱区102上第一 P型重掺杂区105和第一 N型重掺杂区104之间的等效衬底电阻R。第一 P型重掺杂区105和第一 N型重掺杂区104接阳极，第二P型重掺杂区107和第二 N型重掺杂区106接阴极，多晶硅110接栅极。当阳极接VDD时，如果多晶硅栅极加电压，第二 N型重掺杂区106和高压N型阱区102之间的P型阱区103会形成沟道，电流将会经过衬底电阻R，流向阳极的第一 N型重掺杂区104，当电流足够大时，加在电阻R上的压降使得等效三极管Q1的发射结正偏，从而开启三极管Q1，而Q1的集电极电流将为Q2的基极提供电流，Q2导通后其集电极电流将为Q1提供基极电流，最终Qp Q2形成正反馈，SCR结构导通以泄放ESD电流。
[0004]SCR-LDM0S相对于LDMOS的优点是，开启后工作在SCR模式下，电流将从寄生的SCR流过，大大增加了 ESD泄放能力。但传统SCR-LDM0S也有其不足，即维持电压很低，作为高压ESD保护器件时，容易发生latch-up (闩锁效应)现象。SCR-LDM0S由于其非常低的维持电压导致了其在用作电源钳位时容易发生latch-up现象，电源持续放电，最终烧坏器件。
[0005]研究表明，通过堆叠SCR-LDMOS可以有效提高维持电压，从而改善latch-up现象，图2为常规的两个SCR-LDMOS堆叠的结构，包括P型衬底101、第一高压N型阱区102、第二高压N型阱区111、第一 P型阱区103、第二 P型阱区112、第一 P型重掺杂区120、第二 P型重掺杂区105、第三P型重掺杂区107、第四P型重掺杂区121、第五P型重掺杂区114、第六P型重掺杂区116、第七P型重掺杂区122、第一 N型重掺杂区104、第二 N型重掺杂区106、第三N型重掺杂区113、第四N型重掺杂区115、第一多晶娃110、第二多晶娃119、第一场氧108、第二场氧117、第一栅氧109、第二栅氧118 ;第一 P型重掺杂区120、第一高压N型阱区
102、第四P型重掺杂区121、第二高压N型阱区111、第七P型重掺杂区122位于P型衬底101之上，其中第一高压N型阱区102位于第一 P型重掺杂区120和第四P型重掺杂区121之间，第二高压N型阱区111位于第四P型重掺杂区121和第七P型重掺杂区122之间；第一 N型重掺杂区104、第二 P型重掺杂区105、第一 P型阱区103位于第一高压N型阱区102之上，第二 N型重掺杂区106和第三P型重掺杂区107位于第一 P型阱区103之上，其中，第二 P型重掺杂区105位于第一 N型重掺杂区104和第二 N型重掺杂区106之间，第二 N型重掺杂区106位于第二 P型重掺杂区105和第三P型重掺杂区107之间；第三N型重掺杂区113、第五P型重掺杂区114和第二 P型阱区112位于第二高压N型阱区111之上，第四N型重掺杂区115和第六P型重掺杂区116位于第二 P型阱区112之上，第五P型重掺杂区114位于第三N型重掺杂区113和第四N型重掺杂区115之间，第四N型重掺杂区115位于第五P型重掺杂区114和第六P型重掺杂区116之间。其中，第一 N型重掺杂区104和第二 P型重掺杂区105组成了 SCR-LDM0S1的阳极，第二 N型重掺杂区106和第三P型重掺杂区107组成了 SCR-LDM0S1的阴极，第一多晶硅110、第一场氧108和第一栅氧109组成了 SCR-LDM0S1的栅极；第三N型重掺杂区113和第五P型重掺杂区114组成了 SCR-LDM0S2的阳极，第四N型重掺杂区115和第六P型重掺杂区116组成了 SCR-LDM0S2的阴极，第二多晶硅119、第二场氧117和第二栅氧118组成了 SCR-LDM0S2的栅极；SCR_LDM0S1的阳极接 VDD，SCR-LDMOS I 的阴极与 SCR-LDM0S1 的栅极连接，SCR-LDMOS I 的阴极与 SCR-LDM0S2的阳极连接，SCR-LDM0S2的栅极和SCR-LDM0S2的阴极接地，第一 P型重掺杂区120、第四P型重掺杂区121和第七P型重掺杂区122作为保护环接地。此堆叠结构虽然可以提高维持电压，但是同时也提高了击穿电压，过高的击穿电压就不能达到有效保护内部工作电路的目的。因此如何有效降低击穿电压是堆叠SCR-LDMOS高压SCR ESD保护电路研究的重点。
【发明内容】
[0006]本发明针对【背景技术】存在的缺陷，提出了一种LDMOS触发堆叠SCR-LDMOS的高压ESD保护电路，该电路通过LDMOS的击穿触发堆叠SCR-LDMOS，在不提高触发电压的同时，采用堆叠的SCR提高维持电压。
[0007]本发明的技术方案如下:
[0008]一种堆叠SCR-LDMOS的高压ESD保护电路，包括I个NLDM0S、I个电阻232和N个SCR-LDMOS堆叠单元，所述SCR-LDMOS堆叠单元包括一个SCR-LDMOS器件和一个触发电阻，其中N彡2，衬底上还有N+2个P型重掺杂区作为保护环接地，所述NLDMOS的栅极通过电阻232接地，所述SCR-LDMOS堆叠单元中第一个SCR-LDMOS的阳极连接NLDMOS的漏极并接VDD,所述SCR-LDMOS堆叠单元中第η-1个SCR-LDMOS的阴极连接第η个SCR-LDMOS的阳极，其中，η = 2，3，...，Ν，所述SCR-LDMOS堆叠单元中的触发电阻连接在两个相邻的SCR-LDMOS的栅极之间，所述SCR-LDMOS堆叠单元中第一个触发电阻233还连接NLDMOS的源极和衬底，所述SCR-LDMOS堆叠单元中第N个触发电阻一端连接第N个SCR-LDMOS的栅极，另一端连接第N个SCR-LDMOS的阴极和地。
[0009]进一步地，所述NLDMOS还可以为PLDMOS，此时，与栅极相连的电阻232的另一端连接第一个SCR-LDMOS的阳极，其余的连接方式与为NLDMOS时相同。
[0010]当所述SCR-LDMOS堆叠单元的个数N为2时，本发明的技术方案为:
[0011 ] 一种NLDMOS触发堆叠SCR-LDMOS的高压ESD保护电路，如图3，包括P型衬底201、第一高压N型阱区202、第二高压N型阱区203、第三高压N型阱区204、第一 P型阱区205、第二 P型阱区206、第三P型阱区207、第一 P型重掺杂区208、第二 P型重掺杂区211、第三P型重掺杂区212、第四P型重掺杂区214、第五P型重掺杂区216、第六P型重掺杂区217、第七P型重掺杂区219、第八P型重掺杂区221、第九P型重掺杂区222、第一 N型重掺杂区209、第二 N型重掺杂区210、第三N型重掺杂区213、第四N型重掺杂区215、第五N型重掺杂区218、第六N型重掺杂区220、第一场氧223、第二场氧224、第三场氧225、第一栅氧229、第二栅氧230、第三栅氧231、第一多晶硅226、第二多晶硅227、第三多晶硅228、电阻232、第一触发电阻233、第二触发电阻234 ；
[0012]第一 P型重掺杂区208、第三P型重掺杂区212、第六P型重掺杂区217、第九P型重掺杂区222、第一高压N型阱区202、第二高压N型阱区203和第三高压N型阱区204位于P型衬底201之上；其中所述第一高压N型阱区202位于第一 P型重掺杂区208和第三P型重掺杂区212之间，第二高压N型阱区203位于第三P型重掺杂区212和第六P型重掺杂区217之间，第三高压N型阱区204位于第六P型重掺杂区217和第九P型重掺杂区222之间；
[0013]第一 N型重掺杂区209和第一 P型阱区205位于第一高压N型阱区202之上，第二N型重掺杂区210和第二 P型重掺杂区211位于第一 P型阱区205之上，第二 N型重掺杂区210位于第一 N型重掺杂区209和第二 P型重掺杂区211之间；第三N型重掺杂区213、第四P型重掺杂区214和第二 P型阱区206位于第二高压N型阱区203之上，第四N型重掺杂区215和第五P型重掺杂区216位于第二 P型阱区206之上，第四P型重掺杂区214位于第三N型重掺杂区213和第四N型重掺杂区215之间，第四N型重掺杂区215位于第四P型重掺杂区214和第五P型重掺杂区216之间；第五N型重掺杂区218、第七P型重掺杂区219和第三P型阱区207位于第三高压N型阱区204之上，第六N型重掺杂区220和第八P型重掺杂区221位于第三P型阱区207之上，第七P型重掺杂区219位于第五N型重掺杂区218和第六N型重掺杂区220之间，第六N型重掺杂区220位于第七P型重掺杂区
219和第八P型重掺杂区221之间；
[0014]其中所述第一高压N型阱区202及其上结构共同组成了 NLDM0S，第一 N型重掺杂区209为漏极，第二 N型重掺杂区210为源极，第二 P型重掺杂区211为衬底接触，第一多晶硅226、第一场氧223和第一栅氧229组成了 NLDMOS的栅极，栅极通过电阻232接地；
[0015]第二高压N型阱区203及其上结构共同组成了 SCR-LDM0S1，第三N型重掺杂区213和第四P型重掺杂区214组成阳极，第四N型重掺杂区215和第五P型重掺杂区216组成阴极，第二多晶硅227、第二场氧224和第二栅氧230组成了栅极；
[0016]第三高压N型阱区204及其上结构共同组成了 SCR-LDM0S2，第五N型重掺杂区218和第七P型重掺杂区219组成阳极，第六N型重掺杂区220和第八P型重掺杂区221组成阴极，第三多晶硅228、第三场氧225和第三栅氧231组成了栅极；
[0017]NLDMOS的栅极通过电阻232接地，SCR-LDMOS I的阳极连接NLDMOS的漏极并接VDD, SCR-LDMOS I的阴极接SCR-LDM0S2的阳极；第一触发电阻233 —端接NLDMOS的源极和衬底、SCR-LDMOS I的栅极，另一端接第二触发电阻234和SCR-LDM0S2的栅极；第二触发电阻234的另一端和SCR-LDM0S2的阴极接地；第一P型重掺杂区208、第三P型重掺杂区212、第六P型重掺杂区217和第九P型重掺杂区222作为保护环接地。
[0018]进一步地，所述NLDMOS还可以为PLDMOS，此时，与栅极相连的电阻232的另一端连接SCR-LDM0S1的阳极，其余的连接方式与为NLDMOS时相同。
[0019]本发明的有益效果为:
[0020]1、本发明击穿后的LDMOS通过电阻为堆叠的SCR-LDMOS的栅极提供电压，从而触发堆叠的SCR-LDMOS在不增加触发电压的基础上，堆叠SCR-LDMOS的维持电压成倍提高，从而有效减小了发生闩锁效应的风险。
[0021]2、本发明保护电路的维持电压为堆叠的SCR-LDMOS的维持电压之和，维持电压得到了大幅提高，有效减小了发生闩锁效应的风险，最重要的是该结构的触发电压取决于LDMOS的击穿电压，并不会随着串联SCR-LDMOS的个数的增加而成倍增加，有效解决了高压ESD保护中单个SCR-LDMOS器件维持电压过低和多个串联SCR-LDMOS器件的击穿电压又过高的问题。
【专利附图】
【附图说明】
[0022]图1为现有的SCR-LDMOS ESD保护器件剖面示意图；
[0023]图2为现有的两个SCR-LDMOS堆叠的SCR-LDMOS ESD保护电路结构示意图；
[0024]图3为本发明实施例1的电路结构示意图；
[0025]图4为本发明实施例1的等效电路图；
[0026]图5为本发明实施例2的等效电路图；
[0027]图6为本发明提供的LDMOS触发堆叠SCR-LDMOS的高压ESD保护电路的等效电路图。
【具体实施方式】
[0028]下面结合附图和实施例，详细描述本发明的技术方案:
[0029]本发明提供了一种LDMOS触发堆叠SCR-LDMOS的高压ESD保护电路。该电路通过LDMOS的击穿触发堆叠SCR-LDM0S，在不提高触发电压的基础上，采用堆叠的SCR-LDM0S提高维持电压。
[0030]实施例1:
[0031 ] 图3为本实施例提供的NLDMOS触发堆叠SCR-LDM0S的高压ESD保护电路的结构示意图，包括P型衬底201、第一高压N型阱区202、第二高压N型阱区203、第三高压N型阱区204、第一 P型阱区205、第二 P型阱区206、第三P型阱区207、第一 P型重掺杂区208、第二P型重掺杂区211、第三P型重掺杂区212、第四P型重掺杂区214、第五P型重掺杂区216、第六P型重掺杂区217、第七P型重掺杂区219、第八P型重掺杂区221、第九P型重掺杂区222、第一 N型重掺杂区209、第二 N型重掺杂区210、第三N型重掺杂区213、第四N型重掺杂区215、第五N型重掺杂区218、第六N型重掺杂区220、第一场氧223、第二场氧224、第三场氧225、第一栅氧229、第二栅氧230、第三栅氧231、第一多晶硅226、第二多晶硅227、第三多晶硅228、电阻232、第一触发电阻233、第二触发电阻234 ；
[0032]第一 P型重掺杂区208、第三P型重掺杂区212、第六P型重掺杂区217、第九P型重掺杂区222、第一高压N型阱区202、第二高压N型阱区203和第三高压N型阱区204位于P型衬底201之上；其中所述第一高压N型阱区202位于第一 P型重掺杂区208和第三P型重掺杂区212之间，第二高压N型阱区203位于第三P型重掺杂区212和第六P型重掺杂区217之间，第三高压N型阱区204位于第六P型重掺杂区217和第九P型重掺杂区222之间；
[0033]第一 N型重掺杂区209和第一 P型阱区205位于第一高压N型阱区202之上，第二N型重掺杂区210和第二 P型重掺杂区211位于第一 P型阱区205之上，第二 N型重掺杂区210位于第一 N型重掺杂区209和第二 P型重掺杂区211之间；第三N型重掺杂区213、第四P型重掺杂区214和第二 P型阱区206位于第二高压N型阱区203之上，第四N型重掺杂区215和第五P型重掺杂区216位于第二 P型阱区206之上，第四P型重掺杂区214位于第三N型重掺杂区213和第四N型重掺杂区215之间，第四N型重掺杂区215位于第四P型重掺杂区214和第五P型重掺杂区216之间?’第五N型重掺杂区218、第七P型重掺杂区219和第三P型阱区207位于第三高压N型阱区204之上，第六N型重掺杂区220和第八P型重掺杂区221位于第三P型阱区207之上，第七P型重掺杂区219位于第五N型重掺杂区218和第六N型重掺杂区220之间，第六N型重掺杂区220位于第七P型重掺杂区219和第八P型重掺杂区221之间；
[0034]其中所述第一高压N型阱区202及其上结构共同组成了 NLDM0S，第一 N型重掺杂区209为漏极，第二 N型重掺杂区210为源极，第二 P型重掺杂区211为衬底接触，第一多晶硅226、第一场氧223和第一栅氧229组成了 NLDMOS的栅极，栅极通过电阻232接地；
[0035]第二高压N型阱区203及其上结构共同组成了 SCR-LDM0S1，第三N型重掺杂区213和第四P型重掺杂区214组成阳极，第四N型重掺杂区215和第五P型重掺杂区216组成阴极，第二多晶硅227、第二场氧224和第二栅氧230组成了栅极；
[0036]第三高压N型阱区204及其上结构共同组成了 SCR-LDM0S2，第五N型重掺杂区218和第七P型重掺杂区219组成阳极，第六N型重掺杂区220和第八P型重掺杂区221组成阴极，第三多晶硅228、第三场氧225和第三栅氧231组成了栅极；
[0037]NLDMOS的栅极通过电阻232接地，SCR-LDMOS I的阳极连接NLDMOS的漏极并接VDD, SCR-LDMOS I的阴极接SCR-LDM0S2的阳极；第一触发电阻233 —端接NLDMOS的源极和衬底、SCR-LDMOS I的栅极，另一端接第二触发电阻234和SCR-LDM0S2的栅极；第二触发电阻234的另一端和SCR-LDM0S2的阴极接地；第一P型重掺杂区208、第三P型重掺杂区212、第六P型重掺杂区217和第九P型重掺杂区222作为保护环接地。
[0038]实施例1提供的NLDMOS触发堆叠SCR-LDMOS的高压ESD保护电路的工作原理为:
[0039]图4是NLDMOS触发两个堆叠的SCR-LDMOS的等效电路图:包括NLDMOS 305，电阻232,233和234，寄生电阻301,302,303和304，寄生晶体管Q3> Q4> Q5> Q6> Q7和Q8。其中，寄生电阻301为第二高压N型阱区203等效电阻，寄生电阻302为第二 P型阱区206等效电阻，寄生电阻303为第三高压N型阱区204等效电阻，寄生电阻304为第三P型阱区207等效电阻；寄生PNP晶体管Q3由第四P型重掺杂区214、第二高压N型阱区203和第二 P型阱区206组成；寄生NPN晶体管Q4由第四N型重掺杂区215、第二 P型阱区206和第二高压N型阱区203组成；寄生LDMOS Q5由第三N型重掺杂区213、第四N型重掺杂区215和第二 P型阱区206组成；寄生PNP晶体管Q6由第七P型重掺杂区219、第三高压N型阱区204和第三P型阱区207组成；寄生NPN晶体管Q7由第六N型重掺杂区220、第三P型阱区207和第三高压N型阱区204组成；寄生LDMOS Q8由第五N型重掺杂区218、第六N型重掺杂区220和第三P型阱区207组成。
[0040]从图4中可以看出，NLDMOS 305源极通过电阻233和234与地相接，NLDMOS 305源端的起始电位为零。又因为NLDMOS 305的栅极通过电阻接地，所以当阳极有ESD脉冲时，由于电阻和栅极电容耦合的作用，NLDMOS 305首先击穿，NLDMOS 305击穿后，1-V曲线将发生snapback现象，电流将流经电阻233和234，电阻233和234的压降将同时分别加到寄生LDMOS 306和寄生LDMOS 307的栅极上，则沟道形成，电流将经过电阻301、寄生LDMOS306、电阻303和寄生LDMOS 307流向阴极。当电阻301上的压降超过Q3发射结正偏的电压时，Q3开启，当电阻303上的压降超过Q5发射结正偏的电压时，Q5开启，则电流将经过晶体管Q3、电阻302、晶体管Q5和电阻304流向阴极。当电阻302上的压降超过Q4发射结正偏的电压时，Q4开启，Q3和Q4形成正反馈，开启第一个SCR-LDMOS内部寄生的SCR。当电阻304上的压降超过Q6发射结正偏的电压时，Q6开启，Q5和Q6形成正反馈，第二个SCR-LDMOS内部寄生的SCR开启。两个内部寄生的SCR开启后，1-V曲线将会发生第二次snapback现象，此时电流主要从堆叠SCR-LDMOS流过，泄放ESD电流，而电压被钳位在堆叠结构的维持电压，NLDMOS被关断。
[0041]该保护电路的维持电压是两个堆叠SCR-LDMOS的维持电压之和，维持电压得到了大幅提高，有效的减小发生闩锁效应的风险，而最重要的是该结构的触发电压取决于NLDMOS的击穿电压，并不会随着串联SCR-LDMOS的个数的增加而成倍增加，有效解决了高压ESD保护中单个SCR-LDMOS器件维持电压过低和多个串联SCR-LDMOS器件的击穿电压又过高的问题。
[0042]实施例2:
[0043]如图5所示，实施例2在实施例1的基础上，用PLDMOS代替NLDM0S，此时，与PLDMOS栅极相连的电阻232的另一端连接SCR-LDMOS I的阳极，其余的连接方式与为NLDMOS时相同。本实施例与实施例1的工作原理相同。
[0044]实施例2采用PLDMOS代替NLDMOS来触发堆叠的SCR-LDMOS结构，因为PLDMOS具有较高的维持电压，使得第一次snapback后的维持电压较高,这也有助于抗噪声。
[0045]图6为本发明提供的LDMOS触发堆叠SCR-LDMOS的高压ESD保护电路的等效电路图。本发明可以通过堆叠更多的SCR-LDMOS堆叠单元501，使维持电压大幅度增加，更有效的防止闩锁效应的发生。
【权利要求】
1.一种堆叠SCR-LDMOS的高压ESD保护电路，包括1个NLDMOS、1个电阻(232)和N个SCR-LDMOS堆叠单元，所述SCR-LDMOS堆叠单元包括一个SCR-LDMOS器件和一个触发电阻，其中N彡2，衬底上还有N+2个P型重掺杂区作为保护环接地，所述NLDMOS的栅极通过电阻(232)接地，所述SCR-LDMOS堆叠单元中第一个SCR-LDMOS的阳极连接NLDMOS的漏极并接VDD,所述SCR-LDMOS堆叠单元中第n_l个SCR-LDMOS的阴极连接第η个SCR-LDMOS的阳极，其中，η = 2，3，...，Ν，所述SCR-LDMOS堆叠单元中的触发电阻连接在两个相邻的SCR-LDMOS的栅极之间，所述SCR-LDMOS堆叠单元中第一个触发电阻(233)还连接NLDMOS的源极和衬底，所述SCR-LDMOS堆叠单元中第N个触发电阻一端连接第N个SCR-LDMOS的栅极，另一端连接第N个SCR-LDMOS的阴极和地。
2.根据权利要求1所述的堆叠SCR-LDMOS的高压ESD保护电路，其特征在于，所述NLDMOS替换为PLDM0S，此时与栅极相连的电阻(232)的另一端连接第一个SCR-LDMOS的阳极。
3.根据权利要求1所述的堆叠SCR-LDMOS的高压ESD保护电路，其特征在于，当N=2时，所述堆叠SCR-LDMOS的高压ESD保护电路包括P型衬底(201)、第一高压N型阱区(202)、第二高压N型阱区(203)、第三高压N型阱区(204)、第一P型阱区(205)、第二 P型阱区(206)、第三P型阱区(207)、第一 P型重掺杂区(208)、第二 P型重掺杂区(211)、第三P型重掺杂区(212)、第四P型重掺杂区(214)、第五P型重掺杂区(216)、第六P型重掺杂区(217)、第七P型重掺杂区(219)、第八P型重掺杂区(221)、第九P型重掺杂区(222)、第一 N型重掺杂区(209)、第二 N型重掺杂区(210)、第三N型重掺杂区(213)、第四N型重掺杂区(215)、第五N型重掺杂区(218)、第六N型重掺杂区(220)、第一场氧(223)、第二场氧(224)、第三场氧(225)、第一栅氧(229)、第二栅氧(230)、第三栅氧(231)、第一多晶硅(226)、第二多晶硅(227)、第三多晶硅(228)、电阻(232)、第一触发电阻(233)、第二触发电阻(234)； 第一 P型重掺杂区(208)、第三P型重掺杂区(212)、第六P型重掺杂区(217)、第九P型重掺杂区(222)、第一高压N型阱区(202)、第二高压N型阱区(203)和第三高压N型阱区(204)位于P型衬底(201)之上；其中所述第一高压N型阱区(202)位于第一 P型重掺杂区(208)和第三P型重掺杂区(212)之间，第二高压N型阱区(203)位于第三P型重掺杂区(212)和第六P型重掺杂区(217)之间，第三高压N型阱区(204)位于第六P型重掺杂区(217)和第九P型重掺杂区(222)之间； 第一 N型重掺杂区(209)和第一 P型阱区(205)位于第一高压N型阱区(202)之上，第二 N型重掺杂区(210)和第二 P型重掺杂区(211)位于第一 P型阱区(205)之上，第二N型重掺杂区(210)位于第一 N型重掺杂区(209)和第二 P型重掺杂区(211)之间；第三N型重掺杂区(213)、第四P型重掺杂区(214)和第二 P型阱区(206)位于第二高压N型阱区(203)之上，第四N型重掺杂区(215)和第五P型重掺杂区(216)位于第二P型阱区(206)之上，第四P型重掺杂区(214)位于第三N型重掺杂区(213)和第四N型重掺杂区(215)之间，第四N型重掺杂区(215)位于第四P型重掺杂区(214)和第五P型重掺杂区(216)之间；第五N型重掺杂区(218)、第七P型重掺杂区(219)和第三P型阱区(207)位于第三高压N型阱区(204)之上，第六N型重掺杂区(220)和第八P型重掺杂区(221)位于第三P型阱区(207)之上，第七P型重掺杂区(219)位于第五N型重掺杂区(218)和第六N型重掺杂区(220)之间，第六N型重掺杂区(220)位于第七P型重掺杂区(219)和第八P型重掺杂区(221)之间； 其中所述第一高压N型阱区(202)及其上结构共同组成了 NLDMOS，第一 N型重掺杂区(209)为漏极，第二 N型重掺杂区(210)为源极，第二 P型重掺杂区(211)为衬底接触，第一多晶硅(226)、第一场氧(223)和第一栅氧(229)组成了 NLDMOS的栅极，栅极通过电阻(232)接地； 第二高压N型阱区(203)及其上结构共同组成了 SCR-LDM0S1，第三N型重掺杂区(213)和第四P型重掺杂区(214)组成阳极，第四N型重掺杂区(215)和第五P型重掺杂区(216)组成阴极，第二多晶硅(227)、第二场氧(224)和第二栅氧(230)组成了栅极； 第三高压N型阱区(204)及其上结构共同组成了 SCR-LDM0S2，第五N型重掺杂区(218)和第七P型重掺杂区(219)组成阳极，第六N型重掺杂区(220)和第八P型重掺杂区(221)组成阴极，第三多晶硅(228)、第三场氧(225)和第三栅氧(231)组成了栅极； NLDMOS的栅极通过电阻(232)接地，SCR-LDM0S1的阳极连接NLDMOS的漏极并接VDD，SCR-LDMOS 1的阴极接SCR-LDM0S2的阳极；第一触发电阻(233) —端接NLDMOS的源极和衬底、SCR-LDM0S1的栅极，另一端接第二触发电阻(234)和SCR-LDM0S2的栅极；第二触发电阻(234)的另一端和SCR-LDM0S2的阴极接地?’第一 P型重掺杂区(208)、第三P型重掺杂区(212)、第六P型重掺杂区(217)和第九P型重掺杂区(222)作为保护环接地。
4.根据权利要求3所述的堆叠SCR-LDMOS的高压ESD保护电路，其特征在于，所述NLDMOS替换为PLDM0S，此时与栅极相连的电阻(232)的另一端连接SCR-LDM0S1的阳极。
【文档编号】H02H9/04GK104269402SQ201410450092
【公开日】2015年1月7日 申请日期:2014年9月4日 优先权日:2014年9月4日
【发明者】乔明, 马金荣, 张晓菲, 甘志, 张波 申请人:电子科技大学