一种堆叠stscr-ldmos的高压esd保护电路的制作方法
【专利摘要】本发明提供了一种堆叠STSCR-LDMOS的高压ESD保护电路，属于电子【技术领域】。包括1个NLDMOS、1个电阻228和N个STSCR-LDMOS堆叠单元，所述STSCR-LDMOS堆叠单元包括一个STSCR-LDMOS器件和一个触发电阻，其中N≥2，衬底上还有(N+2)个P型重掺杂区作为保护环接地。该电路通过LDMOS的击穿触发堆叠STSCR-LDMOS，在不提高触发电压的同时，采用堆叠的STSCR提高了维持电压。
【专利说明】—种堆叠STSCR-LDMOS的高压ESD保护电路
【技术领域】
[0001]本发明属于电子【技术领域】，具体涉及半导体集成电路芯片的静电释放(Electrostatic Discharge,简称为ESD)保护电路设计技术,尤指一种横向扩散金属氧化物半导体场效应晶体管 LDMOS (Laterally Diffused Metal Oxide Semiconductor,简称LDMOS)触发堆叠 STSCR-LDMOS(内嵌 LDMOS 的 Substrate-Trigger Silicon ControlledRectifier,简称STSCR-LDMOS)的高压ESD保护电路。
【背景技术】
[0002]芯片生产、封装、测试、存放、搬运过程中，静电放电(Electrostatic Discharge,简称为ESD)作为一种不可避免的自然现象而普遍存在。随着集成电路工艺特征尺寸的减小和各种先进工艺的发展，芯片被ESD现象损毁的情况越来越普遍，有关研究调查表明，集成电路失效产品的30%都是由于遭受静电放电现象所引起的。因此，使用高性能的ESD防护器件对芯片内部电路加以保护显得十分重要。
[0003]STSCR(Substrate-Trigger Silicon Controlled Rectifier)是常见的ESD保护器件之一，与普通SCR —样，具有抗ESD能力强等优点。图1为传统的STSCR ESD保护器件的剖面图，如图1所示，传统的STSCR ESD保护器件包括:P型衬底101、N型阱区102、第一 P型重掺杂区104、第二 P型重掺杂区105、第三P型重掺杂区107、第一 N型重掺杂区103、第二 N型重掺杂区106。N型阱区102、第二 P型重掺杂区105、第二 N型重掺杂区106和第三P型重掺杂区107位于P型衬底101之上，而第二 P型重掺杂区105位于N型阱区102和第二 N型重掺杂区106之间，第二 N型重掺杂区106位于第二 P型重掺杂区105和第三P型重掺杂区107之间，第一 N型重掺杂区103和第一 P型重掺杂区104位于N型阱区102之上，第一 P型重掺杂区104位于第一 N型重掺杂区103和第二 P型重掺杂区105之间。其内部寄生结构包含一个寄生PNP三极管Ql (由第一 P型重掺杂区104、N型阱区102和P型衬底101组成)、一个寄生NPN三极管Q2(由第二 N型重掺杂区106、P型衬底101和N型阱区102组成)以及第二 P型重掺杂区105和第三P型重掺杂区107之间P型衬底101上的等效衬底电阻R。第一 P型重掺杂区103和第一 N型重掺杂区104接阳极，第二 P型重掺杂区105接P-trig的电位，第二 N型重掺杂区106和第三P型重掺杂区107接阴极。当阳极出现ESD脉冲时，如果此时P-rig端有电流注入，电流将会经过衬底电阻R，流向阴极的第一 P型重掺杂区，当电流足够大时，加在电阻R上的压降使得等效三极管Q2的发射结正偏，从而开启三极管Q2，而Q2的集电极电流将为Q1的基极提供电流，Q1导通后其集电极电流将为Q2提供基极电流，最终Qp Q2形成正反馈，SCR结构导通以泄放ESD电流。
[0004]STSCR作为SCR的一种，不仅具有SCR强电流泄放能力的优点，还具有触发电压低的优点，因此非常适合作为低压ESD保护器件。然而，STSCR如果作为高压ESD保护器件，STSCR非常低的维持电压会导致其在用作电源钳位时容易发生latch-up(闩锁)效应，在ESD泄放完成后，电源持续放电，最终烧坏器件。因此，如何提高STSCR结构的维持电压成为了 STSCR器件作为高压ESD保护器件研究的难点。
【发明内容】
[0005]本发明针对【背景技术】存在的缺陷，提出了一种LDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路，该电路通过LDMOS的击穿触发堆叠STSCR-LDM0S，在不提高触发电压的同时，采用堆叠的STSCR提高了维持电压。
[0006]本发明的技术方案如下:
[0007]一种STSCR-LDM0S器件，如图2，包括P型衬底111、高压N型阱区112、P型阱区113、第一 P型重掺杂区115、第二 P型重掺杂区116、第三P型重掺杂区118、第一 N型重掺杂区114、第二 N型重掺杂区117、多晶硅119、场氧120和栅氧121 ；
[0008]所述高压N型阱区112位于P型衬底111之上，第一 N型重掺杂区114、第一 P型重掺杂区115和P型阱区113位于高压N型阱区112之上，第二 P型重掺杂区116、第二 N型重掺杂区117和第三P型重掺杂区118位于P型阱区113之上；多晶硅119位于高压N型阱区112和P型阱区113交界处之上且位于第一 P型重掺杂区115和第二 P型重掺杂区116之间，第一 P型重掺杂区115位于第一 N型重掺杂区114和第二 P型重掺杂区116之间，第二 N型重掺杂区117位于第二 P型重掺杂区116和第三P型重掺杂区118之间；
[0009]第一 N型重掺杂区114和第一 P型重掺杂区115作为阳极；第二 N型重掺杂区117和第三P型重掺杂区118作为阴极；第二 P型重掺杂区116接p-trig端；多晶硅119、场氧120和栅氧121组成了栅极。
[0010]采用上述STSCR-LDM0S器件堆叠的高压ESD保护电路结构如下:
[0011 ] 一种堆叠STSCR-LDM0S的高压ESD保护电路，包括I个NLDMOS、I个电阻228和N个STSCR-LDM0S堆叠单元，所述STSCR-LDM0S堆叠单元包括一个上述STSCR-LDM0S器件和一个触发电阻，其中N彡2，衬底上还有N+2个P型重掺杂区作为保护环接地，所述NLDMOS的栅极通过电阻228接地，所述STSCR-LDM0S堆叠单元中第一个STSCR-LDM0S的阳极连接NLDMOS的漏极并接VDD，所述STSCR-LDM0S堆叠单元中第n_l个STSCR-LDM0S的阴极连接第η个STSCR-LDM0S的阳极，其中，η = 2,3,…，N，所述STSCR-LDM0S堆叠单元中的触发电阻连接在两个相邻的STSCR-LDM0S的P_trig端之间，STSCR-LDM0S堆叠单元中每个STSCR-LDM0S的栅极和P-trig端相连，所述STSCR-LDM0S堆叠单元中第一个触发电阻还连接NLDMOS的源极和衬底以及第一个STSCR-LDM0S的P-trig端和栅极，所述STSCR-LDM0S堆叠单元中第N个触发电阻一端连接第N-1个电阻、第N个STSCR-LDM0S的栅极和P-trig端，另一端连接第N个STSCR-LDM0S的阴极和地。
[0012]进一步地，所述NLDMOS还可以替换为PLDM0S，此时，与栅极相连的电阻228的另一端连接第一个STSCR-LDM0S的阳极，其余的连接方式与为NLDMOS时相同。
[0013]进一步地，所述STSCR-LDM0S堆叠单元中第N个触发电阻可以去掉。
[0014]当所述STSCR-LDM0S堆叠单元的个数N为2时，本发明的技术方案为:
[0015]一种NLDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路，如图3，包括P型衬底201，第一高压N型阱区202、第二高压N型阱区203、第三高压N型阱区204、第一 P型阱区205、第二 P型阱区206、第三P型阱区207、第一 P型重掺杂区208、第二 P型重掺杂区211、第三P型重掺杂区212、第四P型重掺杂区214、第五P型重掺杂区215、第六P型重掺杂区217、第七P型重掺杂区218、第八P型重掺杂区220、第九P型重掺杂区221、第十P型重掺杂区223、第i^一 P型重掺杂区224、第一 N型重掺杂区209、第二 N型重掺杂区210、第三N型重掺杂区213、第四N型重掺杂区216、第五N型重掺杂区219、第六N型重掺杂区222、第一多晶硅225、第二多晶硅226、第三多晶硅227、电阻228、第一触发电阻229、第二触发电阻230、第一场氧231、第二场氧232、第三场氧233、第一栅氧234、第二栅氧235、第三栅氧236 ；
[0016]第一 P型重掺杂区208、第三P型重掺杂区212、第七P型重掺杂区218、第i^一 P型重掺杂区224、第一高压N型阱区202、第二高压N型阱区203和第三高压N型阱区204位于P型衬底201之上；其中第一高压N型阱区202位于第一 P型重掺杂区208和第三P型重掺杂区212之间，第二高压N型阱区203位于第三P型重掺杂区212和第七P型重掺杂区218之间，第三高压N型阱区204位于第七P型重掺杂区218和第十一 P型重掺杂区224之间；
[0017]第一 N型重掺杂区209和第一 P型阱区205位于第一高压N型阱区202之上，第二 N型重掺杂区210和第二 P型重掺杂区211位于第一 P型阱区205之上，第二 N型重掺杂区210位于第一 N型重掺杂区209和第二 P型重掺杂区211之间；
[0018]第三N型重掺杂区213、第四P型重掺杂区214和第二 P型阱区206位于第二高压N型阱区203之上，第五P型重掺杂区215、第四N型重掺杂区216和第六P型重掺杂区217位于第二 P型阱区206之上，第四P型重掺杂区214位于第三N型重掺杂区213和第五P型重掺杂区215之间，第四N型重掺杂区216位于第五P型重掺杂区215和第六P型重掺杂区217之间；
[0019]第五N型重掺杂区219、第八P型重掺杂区220和第三P型阱区207位于第三高压N型阱区204之上，第九P型重掺杂区221、第六N型重掺杂区222和第十P型重掺杂区223位于第三P型阱区207之上，第八P型重掺杂区220位于第五N型重掺杂区219和第九P型重掺杂区221之间，第六N型重掺杂区222位于第九P型重掺杂区221和第十P型重掺杂区223之间；
[0020]其中，所述第一高压N型阱区202及其之上结构共同组成了 NLDM0S，第一 N型重掺杂区209为漏极，第二 N型重掺杂区210为源极，第二 P型重掺杂区211为衬底接触，第一多晶硅225、第一场氧231和第一栅氧234组成了 LDMOS的栅极，栅极通过电阻228接地；
[0021]第二高压N型阱区203及其之上结构共同组成了 STSCR-LDM0S1，第三N型重掺杂区213和第四P型重掺杂区214组成阳极，第四N型重掺杂区216和第六P型重掺杂区217组成阴极，第五P型重掺杂区215为P-trig端，第二多晶硅226、第二场氧232和第二栅氧
235组成了栅极；
[0022]第三高压N型阱区204及其之上结构共同组成了 STSCR-LDM0S2，第五N型重掺杂区219和第八P型重掺杂区220组成阳极，第六N型重掺杂区222和第十P型重掺杂区223组成阴极，第九P型重掺杂区221为P-trig端，第三多晶硅227、第三场氧233和第三栅氧236组成了栅极；
[0023]NLDMOS的栅极通过电阻228接地，STSCR-LDM0S1的阳极连接NLDMOS的漏极并接VDD,STSCR-LDM0S1阴极接STSCR-LDM0S2的阳极；第一触发电阻229—端接NLDMOS的源极、衬底以及STSCR-LDM0S1的Ρ-trig端和栅极，另一端接第二触发电阻230、STSCR_LDM0S2的P-trig端和栅极；第二触发电阻230另一端和STSCR-LDM0S2的阴极接地；第一 P型重掺杂区208、第三P型重掺杂区212、第七P型重掺杂区218和第i^一 P型重掺杂区224作为保护环接地。
[0024]进一步地，所述NLDMOS还可以替换为PLDM0S，此时，与栅极相连的电阻228的另一端连接STSCR-LDM0S1的阳极，其余的连接方式与为NLDMOS时相同。
[0025]进一步地，所述第二触发电阻230可以去掉。
[0026]本发明的有益效果为:本发明所述ESD保护电路的触发电压主要取决于LDMOS的击穿电压，而维持电压则随着STSCR-LDM0S的堆叠个数成倍的提高，从而在有效保护内部电路的同时，降低了 ESD保护电路发生闩锁效应的风险。
【专利附图】
【附图说明】
[0027]图1是传统的STSCR ESD保护器件剖面示意图；
[0028]图2是本发明提供的STSCR ESD保护器件剖面示意图；
[0029]图3是本发明实施例1的电路结构示意图；
[0030]图4是本发明实施例1的等效电路图；
[0031]图5是本发明实施例2的等效电路图；
[0032]图6是本发明提供的LDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路等效电路图；
[0033]图7是本发明提供的不同堆叠个数的STSCR-LDM0S的1-V曲线模拟图；
[0034]图8是实施例3的等效电路图。
【具体实施方式】
[0035]下面结合附图和实施例，详细描述本发明的技术方案:
[0036]本发明提供了一种LDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路。该电路通过LDMOS的击穿触发堆叠STSCR-LDM0S，在不提高触发电压的同时，采用堆叠的STSCR-LDM0S结构提高维持电压。
[0037]实施例1:
[0038]图3为本实施例提供的LDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路的结构示意图，包括P型衬底201，第一高压N型阱区202、第二高压N型阱区203、第三高压N型阱区204、第一 P型阱区205、第二 P型阱区206、第三P型阱区207、第一 P型重掺杂区208、第二 P型重掺杂区211、第三P型重掺杂区212、第四P型重掺杂区214、第五P型重掺杂区215、第六P型重掺杂区217、第七P型重掺杂区218、第八P型重掺杂区220、第九P型重掺杂区221、第十P型重掺杂区223、第i^一 P型重掺杂区224、第一 N型重掺杂区209、第二 N型重掺杂区210、第三N型重掺杂区213、第四N型重掺杂区216、第五N型重掺杂区219、第六N型重掺杂区222、第一多晶硅225、第二多晶硅226、第三多晶硅227、电阻228、第一触发电阻229、第二触发电阻230、第一场氧231、第二场氧232、第三场氧233、第一栅氧234、第二栅氧235、第三栅氧236 ；
[0039]第一 P型重掺杂区208、第三P型重掺杂区212、第七P型重掺杂区218、第i^一 P型重掺杂区224、第一高压N型阱区202、第二高压N型阱区203和第三高压N型阱区204位于P型衬底201之上；其中第一高压N型阱区202位于第一 P型重掺杂区208和第三P型重掺杂区212之间，第二高压N型阱区203位于第三P型重掺杂区212和第七P型重掺杂区218之间，第三高压N型阱区204位于第七P型重掺杂区218和第十一 P型重掺杂区224之间；
[0040]第一 N型重掺杂区209和第一 P型阱区205位于第一高压N型阱区202之上，第二 N型重掺杂区210和第二 P型重掺杂区211位于第一 P型阱区205之上，第二 N型重掺杂区210位于第一 N型重掺杂区209和第二 P型重掺杂区211之间；
[0041]第三N型重掺杂区213、第四P型重掺杂区214和第二 P型阱区206位于第二高压N型阱区203之上，第五P型重掺杂区215、第四N型重掺杂区216和第六P型重掺杂区217位于第二 P型阱区206之上，第四P型重掺杂区214位于第三N型重掺杂区213和第五P型重掺杂区215之间，第四N型重掺杂区216位于第五P型重掺杂区215和第六P型重掺杂区217之间；
[0042]第五N型重掺杂区219、第八P型重掺杂区220和第三P型阱区207位于第三高压N型阱区204之上，第九P型重掺杂区221、第六N型重掺杂区222和第十P型重掺杂区223位于第三P型阱区207之上，第八P型重掺杂区220位于第五N型重掺杂区219和第九P型重掺杂区221之间，第六N型重掺杂区222位于第九P型重掺杂区221和第十P型重掺杂区223之间；
[0043]其中，所述第一高压N型阱区202及其之上结构共同组成了 NLDM0S，第一 N型重掺杂区209为漏极，第二 N型重掺杂区210为源极，第二 P型重掺杂区211为衬底接触，第一多晶硅225、第一场氧231和第一栅氧234组成了 LDMOS的栅极，栅极通过电阻228接地；
[0044]第二高压N型阱区203及其之上结构共同组成了 STSCR-LDM0S1，第三N型重掺杂区213和第四P型重掺杂区214组成阳极，第四N型重掺杂区216和第六P型重掺杂区217组成阴极，第五P型重掺杂区215为P-trig端，第二多晶硅226、第二场氧232和第二栅氧235组成了栅极；
[0045]第三高压N型阱区204及其之上结构共同组成了 STSCR-LDM0S2，第五N型重掺杂区219和第八P型重掺杂区220组成阳极，第六N型重掺杂区222和第十P型重掺杂区223组成阴极，第九P型重掺杂区221为P-trig端，第三多晶硅227、第三场氧233和第三栅氧
236组成了栅极；
[0046]NLDMOS的栅极通过电阻228接地，STSCR-LDM0S1的阳极连接NLDMOS的漏极并接VDD,STSCR-LDM0S1阴极接STSCR-LDM0S2的阳极；第一触发电阻229—端接NLDMOS的源极、衬底以及STSCR-LDM0S1的Ρ-trig端和栅极，另一端接第二触发电阻230、STSCR_LDM0S2的P-trig端和栅极；第二触发电阻230另一端和STSCR-LDM0S2的阴极接地；第一 P型重掺杂区208、第三P型重掺杂区212、第七P型重掺杂区218和第i^一 P型重掺杂区224作为保护环接地。
[0047]实施例1提供的NLDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路的工作原理为:
[0048]图4是NLDMOS触发两个堆叠的STSCR-LDM0S等效电路图:包括NLDMOS 305，电阻228、229和230，寄生电阻301、302、303和304，寄生晶体管Q3、Q4、Q5和Q60其中，寄生电阻301为第二高压N型阱区203等效电阻，寄生电阻302为第二 P型阱区206等效电阻，寄生电阻303为第三高压N型阱区204等效电阻，寄生电阻304为第三P型阱区207等效电阻；寄生PNP晶体管Q3由第四P型重掺杂区214、第二高压N型阱区203和第二 P型阱区206组成，寄生NPN晶体管Q4由第四N型重掺杂区216、第二 P型阱区206和第二高压N型阱区203组成，寄生PNP晶体管Q5由第八P型重掺杂区220、第三高压N型阱区204和第三P型阱区207组成，寄生NPN晶体管Q6由第六N型重掺杂区222、第三P型阱区207和第三高压N型阱区204组成。
[0049]从图4中可以看出，NLDMOS 305源极通过电阻229和230与地相接，所以NLDMOS305源端的起始电位为零。又因为NLDMOS 305的栅极通过电阻228接地，所以当阳极有ESD脉冲时，由于电阻和栅极电容耦合的作用，NLDM0S305首先击穿，NLDMOS 305击穿后1-V曲线将发生snapback现象，同时产生的电流流经电阻229和230，因此电阻230上就会产生压降，当电阻230上产生的压降超过Q6发射结正偏的电压时,Q6开启，Q6的电子将从电阻303、302和LDMOS 305流向阳极，当电阻302上的压降超过Q4发射结正偏的电压时，Q4开启，则电流从电阻301、晶体管Q4'电阻303和晶体管Q6流向地。当电阻301上的压降超过Q3发射结正偏的电压时，Q3开启，Q3和Q4形成正反馈，第一个STSCR-LDM0S内部寄生的SCR开启；当电阻303上的压降超过Q5发射结正偏的电压时，Q5开启，Q5和Q6形成正反馈，第二个STSCR-LDM0S内部寄生的SCR开启。两个内部寄生的SCR开启后，1-V曲线将会发生第二次snapback现象,泄放ESD电流，电压被钳位在维持电压上,此时NLDMOS关断。
[0050]该结构的触发电压主要取决于LDMOS的击穿电压，而保护电路的维持电压是两个串联的STSCR-LDM0S的维持电压之和，从而提高了维持电压，有效的减小发生闩锁效应的风险。同时这种双snapback现象的结构由于在第一次snapback后具有较高的维持电压，因此也具有抗噪声的功能，而第一次snapback后的维持电压取决于LDMOS的维持电压。
[0051]实施例2:
[0052]如图5所示，本实施例在实施例1的基础上，用PLDMOS代替NLDM0S，此时，与PLDMOS栅极相接的电阻228的另一端接STSCR-LDM0S1的阳极，其余的连接方式与为NLDMOS时相同，本实施例与实施例1的工作原理相同。
[0053]实施例2采用PLDMOS代替NLDMOS来触发堆叠的STSCR-LDM0S结构，因为PLDMOS相对于NLDMOS具有更高的维持电压，使得第一次snapback后的维持电压更高，因此抗噪声能力更强。
[0054]实施例3:
[0055]如图8所示，本实施例在实施例1的基础上，去掉电阻了 230。本实施例与实施例1的工作原理相同。
[0056]实施例3去掉电阻230，使得NLDMOS击穿后的电流全部流经电阻304，可以增加STSCR-LDM0S的开启速度。
[0057]图6为本发明提供的LDMOS触发堆叠STSCR-LDM0S的高压ESD保护电路的等效电路图。本发明可以通过堆叠更多的STSCR-LDM0S堆叠单元501，使维持电压大幅度增加，更有效的防止闩锁效应的发生。
[0058]图7给出了 NLDMOS触发不同堆叠个数STSCR-LDM0S的1-V曲线模拟图，从图7中可以看出，随着堆叠个数的增加，击穿电压从70V增加到了 74.8V，而维持电压从6.7V增加到了 25.13V，维持电压增加了大约四倍。同时，从图中还可以看出，该结构的1-V曲线发生了两次snapback现象，因此，通过增加LDMOS的维持电压，可以达到抗噪声的目的。
[0059]以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。
【权利要求】
1.一种STSCR-LDMOS器件，其特征在于，包括P型衬底(111)、高压N型阱区(112)、P型阱区(113)、第一 P型重掺杂区(115)、第二 P型重掺杂区(116)、第三P型重掺杂区(118)、第一 N型重掺杂区(114)、第二 N型重掺杂区(117)、多晶硅(119)、场氧(120)和栅氧(121)； 所述高压N型阱区(112)位于P型衬底(111)之上，第一 N型重掺杂区(114)、第一P型重掺杂区(115)和P型阱区(113)位于高压N型阱区(112)之上，第二 P型重掺杂区(116)、第二N型重掺杂区(117)和第三P型重掺杂区(118)位于P型阱区(113)之上；多晶硅(119)位于高压N型阱区(112)和P型阱区(113)交界处之上且位于第一 P型重掺杂区(115)和第二 P型重掺杂区(116)之间，第一 P型重掺杂区(115)位于第一 N型重掺杂区(114)和第二 P型重掺杂区(116)之间，第二 N型重掺杂区(117)位于第二 P型重掺杂区(116)和第三P型重掺杂区(118)之间； 第一 N型重掺杂区(114)和第一 P型重掺杂区(115)作为阳极；第二 N型重掺杂区(117)和第三P型重掺杂区(118)作为阴极；第二P型重掺杂区(116)接P_trig端；多晶硅(119)、场氧(120)和栅氧(121)组成了栅极。
2.一种包含权利要求1的STSCR-LDMOS器件的堆叠STSCR-LDMOS的高压ESD保护电路，包括I个NLDM0S、I个电阻(228)和N个STSCR-LDMOS堆叠单元，所述STSCR-LDMOS堆叠单元包括一个如权利要求1所述的STSCR-LDMOS器件和一个触发电阻，其中N彡2，衬底上还有N+2个P型重掺杂区作为保护环接地，所述NLDMOS的栅极通过电阻(228)接地，所述STSCR-LDMOS堆叠单元中第一个STSCR-LDMOS的阳极连接NLDMOS的漏极并接VDD，所述STSCR-LDMOS堆叠单元中第n_l个STSCR-LDMOS的阴极连接第η个STSCR-LDMOS的阳极，其中，η = 2,3,…，N，所述STSCR-LDMOS堆叠单元中的触发电阻连接在两个相邻的STSCR-LDMOS的P_trig端之间，STSCR-LDMOS堆叠单元中每个STSCR-LDMOS的栅极和P-trig端相连，所述STSCR-LDMOS堆叠单元中第一个触发电阻还连接NLDMOS的源极和衬底以及第一个STSCR-LDMOS的P_trig端和栅极，所述STSCR-LDMOS堆叠单元中第N个触发电阻一端连接第N-1个电阻、第N个STSCR-LDMOS的栅极和P_trig端，另一端连接第N个STSCR-LDMOS的阴极和地。
3.根据权利要求2所述的堆叠STSCR-LDMOS的高压ESD保护电路，其特征在于，所述NLDMOS替换为PLDM0S，此时，与栅极相连的电阻(228)的另一端连接第一个STSCR-LDMOS的阳极。
4.根据权利要求2所述的堆叠STSCR-LDMOS的高压ESD保护电路，其特征在于，当N=2时，所述堆叠STSCR-LDMOS的高压ESD保护电路包括P型衬底(201)，第一高压N型阱区(202)、第二高压N型阱区(203)、第三高压N型阱区(204)、第一 P型阱区(205)、第二 P型阱区(206)、第三P型阱区(207)、第一 P型重掺杂区(208)、第二 P型重掺杂区(211)、第三P型重掺杂区(212)、第四P型重掺杂区(214)、第五P型重掺杂区(215)、第六P型重掺杂区(217)、第七P型重掺杂区(218)、第八P型重掺杂区(220)、第九P型重掺杂区(221)、第十P型重掺杂区(223)、第i^一 P型重掺杂区(224)、第一 N型重掺杂区(209)、第二 N型重掺杂区(210)、第三N型重掺杂区(213)、第四N型重掺杂区(216)、第五N型重掺杂区(219)、第六N型重掺杂区(222)、第一多晶硅(225)、第二多晶硅(226)、第三多晶硅(227)、电阻(228)、第一触发电阻(229)、第二触发电阻(230)、第一场氧(231)、第二场氧(232)、第三场氧(233)、第一栅氧(234)、第二栅氧(235)、第三栅氧(236)； 第一 P型重掺杂区(208)、第三P型重掺杂区(212)、第七P型重掺杂区(218)、第十一P型重掺杂区(224)、第一高压N型阱区(202)、第二高压N型阱区(203)和第三高压N型阱区(204)位于P型衬底(201)之上；其中第一高压N型阱区(202)位于第一 P型重掺杂区(208)和第三P型重掺杂区(212)之间，第二高压N型阱区(203)位于第三P型重掺杂区(212)和第七P型重掺杂区(218)之间，第三高压N型阱区(204)位于第七P型重掺杂区(218)和第十一 P型重掺杂区(224)之间； 第一 N型重掺杂区(209)和第一 P型阱区(205)位于第一高压N型阱区(202)之上，第二 N型重掺杂区(210)和第二 P型重掺杂区(211)位于第一 P型阱区(205)之上，第二N型重掺杂区(210)位于第一 N型重掺杂区(209)和第二 P型重掺杂区(211)之间； 第三N型重掺杂区(213)、第四P型重掺杂区(214)和第二 P型阱区(206)位于第二高压N型阱区(203)之上，第五P型重掺杂区(215)、第四N型重掺杂区(216)和第六P型重掺杂区(217)位于第二 P型阱区(206)之上，第四P型重掺杂区(214)位于第三N型重掺杂区(213)和第五P型重掺杂区(215)之间，第四N型重掺杂区(216)位于第五P型重掺杂区(215)和第六P型重掺杂区(217)之间； 第五N型重掺杂区(219)、第八P型重掺杂区(220)和第三P型阱区(207)位于第三高压N型阱区(204)之上，第九P型重掺杂区(221)、第六N型重掺杂区(222)和第十P型重掺杂区(223)位于第三P型阱区(207)之上，第八P型重掺杂区(220)位于第五N型重掺杂区(219)和第九P型重掺杂区(221)之间，第六N型重掺杂区(222)位于第九P型重掺杂区(221)和第十P型重掺杂区(223)之间； 其中，所述第一高压N型阱区(202)及其之上结构共同组成了 NLDMOS，第一N型重掺杂区(209)为漏极，第二 N型重掺杂区(210)为源极，第二 P型重掺杂区(211)为衬底接触，第一多晶硅(225)、第一场氧(231)和第一栅氧(234)组成了 LDMOS的栅极，栅极通过电阻(228)接地； 第二高压N型阱区(203)及其之上结构共同组成了 STSCR-LDM0S1，第三N型重掺杂区(213)和第四P型重掺杂区(214)组成阳极，第四N型重掺杂区(216)和第六P型重掺杂区(217)组成阴极，第五P型重掺杂区(215)为P-trig端，第二多晶硅(226)、第二场氧(232)和第二栅氧(235)组成了栅极； 第三高压N型阱区(204)及其之上结构共同组成了 STSCR-LDM0S2，第五N型重掺杂区(219)和第八P型重掺杂区(220)组成阳极，第六N型重掺杂区(222)和第十P型重掺杂区(223)组成阴极，第九P型重掺杂区(221)为P-trig端，第三多晶硅(227)、第三场氧(233)和第三栅氧(236)组成了栅极； NLDMOS的栅极通过电阻(228)接地，STSCR-LDMOS I的阳极连接NLDMOS的漏极并接VDD，STSCR-LDMOS I阴极接STSCR-LDM0S2的阳极；第一触发电阻(229) —端接NLDMOS的源极、衬底以及STSCR-LDM0S1的P-trig端和栅极，另一端接第二触发电阻(230)、STSCR-LDM0S2的Ρ-trig端和栅极；第二触发电阻(230)另一端和STSCR-LDM0S2的阴极接地；第一 P型重掺杂区(208)、第三P型重掺杂区(212)、第七P型重掺杂区(218)和第十一P型重掺杂区(224)作为保护环接地。
5.根据权利要求4所述的堆叠STSCR-LDMOS的高压ESD保护电路，其特征在于，所述NLDMOS替换为PLDMOS，此时，与栅极相连的电阻(228)的另一端连接STSCR-LDM0S1的阳极。
【文档编号】H01L27/02GK104241276SQ201410450091
【公开日】2014年12月24日 申请日期:2014年9月4日 优先权日:2014年9月4日
【发明者】乔明, 马金荣, 张昕, 张晓菲, 张波 申请人:电子科技大学