四相电荷泵电路的制作方法

文档序号：14509309阅读：515来源：国知局

本公开涉及电荷泵电路。明确地说，本公开涉及四相电荷泵电路。

背景技术：

为了降低电力消耗，现有技术将用于集成电路(integrated circuits，IC)的操作电压修改为低电平。举例来说，现有技术已经将用于IC的正常操作电压从早期的5伏改变为现在的3.3伏，并且有时甚至低于2伏。虽然低操作电压对于电力消耗降低是有益的，但应当关注的是需要高操作电压的一些特定应用。尤其是，在擦除存储在快闪存储器中的数据时，高电压是必需的，并且由电荷泵电路供应。

一般来说，供应正电压的电荷泵电路是由P沟道金属氧化物半导体(P-channel metal-oxide-semiconductor，PMOS)晶体管组成。相比之下，供应负电压的电荷泵电路可由N沟道金属氧化物半导体(N-channel metal-oxide-semiconductor，NMOS)晶体管组成。然而，PMOS晶体管的驱动能力和跨导比NMOS晶体管弱且低，以致于与NMOS型电荷泵电路相比，PMOS型电荷泵电路在某些操作条件下工作效率低或占据相对大的面积。

技术实现要素：

本公开针对于四相电荷泵电路，其占据相对小的芯片面积。

本公开提供一种四相电荷泵电路，其包含多个升压级。所述升压级由四相时钟信号驱动。所述升压级中的每一个升压级包含两个分支电荷泵，并且所述两个分支电荷泵中的每一个分支电荷泵包含主传输晶体管和预充电晶体管。所述主传输晶体管具有主体、栅极端子、源极端子和漏极端子。源极端子分支电荷泵的第一节点，以及漏极端子作为分支电荷泵的第二节点的。分支电荷泵的第一节点和第二节点分别连接到所述升压级的前升压级和后升压级。预充电晶体管具有栅极端子、源极端子和漏极端子。预充电晶体管的源极端子和漏极端子分别耦接到主传输晶体管的栅极端子和分支电荷泵的第一节点。预充电晶体管的栅极端子耦接到分支电荷泵的第二节点。升压级的主传输晶体管和预充电晶体管设置在相同的深掺杂区上。

在本公开的一个实施例中，所述两个分支电荷泵中的每一个分支电荷泵还包含两个电容器。所述两个电容器分别耦接到主传输晶体管的栅极端子和分支电荷泵的第二节点。

在本公开的一个实施例中，对于所述升压级中的每一个升压级，一个分支电荷泵的所述两个电容器接收所述四相时钟信号中的两个时钟信号，并且另一个分支电荷泵的所述两个电容器接收所述四相时钟信号中的另外两个时钟信号。

在本公开的一个实施例中，所述两个分支电荷泵中的每一个分支电荷泵还包含两个衬底晶体管。所述两个衬底晶体管中的每一个衬底晶体管具有主体、栅极端子、源极端子和漏极端子。所述两个衬底晶体管的源极端子和主体一起连接到主传输晶体管的主体。所述两个衬底晶体管的漏极端子分别连接到分支电荷泵的第一节点和第二节点。漏极端子连接到第二节点的一个衬底晶体管的栅极端子连接到所述一个衬底晶体管所处的一个分支电荷泵的第一节点，并且另一衬底晶体管的栅极端子连接到另一个分支电荷泵的第一节点。

在本公开的一个实施例中，所述两个分支电荷泵中的每一个分支电荷泵还包含初始晶体管。所述初始晶体管具有主体、栅极端子、源极端子和漏极端子。初始晶体管的漏极端子和源极端子分别耦接到分支电荷泵的第一节点和第二节点。初始晶体管的栅极端子耦接到初始晶体管的漏极端子，并且初始晶体管的主体连接到主传输晶体管的主体。

在本公开的一个实施例中，升压级的主传输晶体管和初始晶体管中的每一个的主体处的电势被保持处于低衬底电平。

在本公开的一个实施例中，升压级的衬底晶体管和初始晶体管设置在相同的深掺杂区上。

在本公开的一个实施例中，升压级的主传输晶体管、预充电晶体管、衬底晶体管和初始晶体管为N沟道金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)。

在本公开的一个实施例中，所述四相电荷泵电路还包含输出级。所述输出级由所述四相时钟信号中的两个时钟信号驱动并且输出升压电压。所述多个升压级耦接到所述输出级。

在本公开的一个实施例中，输出级包含两个分支输出电路，并且所述两个分支输出电路中的每一个分支输出电路包含主传输晶体管和预充电晶体管。所述主传输晶体管具有主体、栅极端子、源极端子和漏极端子。源极端子作为分支输出电路的第一节点，以及漏极端子作为分支输出电路的第二节点。分支输出电路的第一节点连接到所述升压级的前升压级，并且分支输出电路的第二节点充当输出级的输出端以输出升压电压。预充电晶体管具有栅极端子、源极端子和漏极端子。预充电晶体管的源极端子和漏极端子分别耦接到主传输晶体管的栅极端子和分支输出电路的第一节点，并且预充电晶体管的栅极端子耦接到分支输出电路的第二节点。输出级的主传输晶体管和预充电晶体管设置在相同的深掺杂区上。

在本公开的一个实施例中，所述两个分支输出电路中的每一个分支输出电路还包含一个电容器。所述一个电容器耦接到主传输晶体管的栅极端子。输出级的电容器接收四相时钟信号中的两个时钟信号。

在本公开的一个实施例中，所述两个分支电荷泵中的每一个分支电荷泵还包含两个衬底晶体管。所述两个衬底晶体管中的每一个衬底晶体管具有主体、栅极端子、源极端子和漏极端子。所述两个衬底晶体管的源极端子和主体一起连接到主传输晶体管的主体。所述两个衬底晶体管的漏极端子分别连接到分支输出电路的第一节点和第二节点。漏极端子连接到第二节点的一个衬底晶体管的栅极端子连接到所述一个衬底晶体管所处的一个分支输出电路的第一节点，并且另一衬底晶体管的栅极端子连接到另一分支输出电路的第一节点。

在本公开的一个实施例中，输出级的主传输晶体管中的每一个主传输晶体管的主体处的电势被保持处于低衬底电平。

在本公开的一个实施例中，输出级的衬底晶体管设置在相同的深掺杂区上。

在本公开的一个实施例中，输出级的主传输晶体管、预充电晶体管和衬底晶体管为N沟道MOSFET。

在本公开的一个实施例中，所述四相电荷泵电路为正电荷泵电路。

根据以上描述，本公开中的所述多个升压级的晶体管是设置在相同的深掺杂区上，进而所占据的芯片面积可得以减小并且小于每个升压级的深掺杂区分离设置的电荷泵电路所占据的芯片面积。

为了使本公开的上述和其它特征和优点可理解，下文详细描述附有图式的若干示范性实施例。

附图说明

包含附图以便进一步理解本公开，且附图并入本说明书中且构成本说明书的一部分。所述图式说明本公开的实施例，且与描述一起用以解释本公开的原理。

图1是根据本公开的一个实施例的四相电荷泵电路的示意图。

图2A展示根据本公开的一个实施例的应用于图1的电路的四相时钟信号的波形。

图2B展示根据本公开的另一实施例的应用于图1的电路的四相时钟信号的波形。

图3说明根据图1的实施例的第奇数个升压级的内部电路结构。

图4说明根据图1的实施例的第偶数个升压级的内部电路结构。

图5说明根据图1的实施例的输出级的内部电路结构。

图6说明根据本公开的示范性实施例的多个升压级的示意性结构图。

图7说明升压级的每个晶体管的示意性电路图。

图8是根据本公开的另一实施例的四相电荷泵电路的示意图。

【主要元件标号说明】

100：四相电荷泵电路

110：输出级

111：上分支输出电路

113：下分支输出电路

120_1、120_2、120_3、120_(N-1)、120_N：升压级

121：上分支电荷泵

122：上分支电荷泵

123：下分支电荷泵

124：下分支电荷泵

610：p型衬底

620：深掺杂区

800：四相电荷泵电路

810：输出级

820_1、820_2、820_3、820_N：升压级

830：输出级

BD：主体

BU：主体

C1、C2、C3、C4：电容器

D：漏极端子

D0、D1、D2、D3、DI、D(N-1)、DN、D(N+1)：节点

G：栅极端子

GD0：栅极端子

GU0：栅极端子

IN1、IN2：输入焊盘

N0：主传输晶体管

N1：衬底晶体管

N2：衬底晶体管

N3：预充电晶体管

N6：初始晶体管

N7：主传输晶体管

N8：衬底晶体管

N9：衬底晶体管

N10：预充电晶体管

N13：初始晶体管

OUT、OUT1、OUT2、OUTA、OUTB：输出焊盘

P1：第一时间周期

P2：第二时间周期

P3：第三时间周期

P11、P22、P33、P44：四相时钟信号

P11'、P22'、P33'、P44'：四相时钟信号

Ptr12：过渡状态

Ptr23：过渡状态

S：源极端子

U0、U1、U2、U3、UI、U(N-1)、UN、U(N+1)：节点

VDD：输入电压

VPP、VPP1、VPP2：升压电压

具体实施方式

本说明书(包含权利要求书)中所使用的术语“耦接”可指任何直接或间接连接方式。举例来说，“第一装置耦接到第二装置”应当解释为“第一装置直接连接到第二装置”或“第一装置通过其它装置或连接方式间接连接到第二装置”。此外，在附图和实施例中任何适当的地方，具有相同参考标号的元件/组件/步骤表示相同或相似的部分。不同实施例中的具有相同参考标号或名称的元件/组件/步骤可被交叉参考。

下文提供多个实施例以详细描述本公开，但本公开不限于所提供的实施例，并且所提供的实施例可被适当组合。

图1是根据本公开的一个实施例的四相电荷泵电路的示意图。图2A展示根据本公开的一个实施例的应用于图1的电路的四相时钟信号的波形。参看图1和图2A，根据本公开的四相电荷泵电路100包含输出级110和多个升压级120_1到120_N，其中N是大于1的正整数。所述多个升压级120_1到120_N串联耦接到输出级110，并且所述多个升压级120_1到120_N中的每一个升压级由如图2A所示的四相时钟信号P11、P22、P33和P44驱动。输出级110由四相时钟信号P22和P44驱动，并且输出正升压电压VPP，并且进而四相电荷泵电路100是正电荷泵电路。

在如图1示范性公开的实施例中，四相电荷泵电路100可包含偶数个升压级120_1到120_N，即，N是大于1的偶数。升压级120_1接收输入电压VDD，并且输入电压VDD由所述多个升压级120_1到120_N逐级依序升压，并且接着，升压级120_N将中间升压电压经由输出级110的第一节点UN和DN输出到输出级110。在这种情况下，输出到输出级110的中间升压电压可为输入电压VDD的N+1倍大。输出级110经由第一节点UN和DN接收中间升压电压，并且增强中间升压电压UN和DN的驱动能力以进而产生正升压电压VPP。

应当注意，可根据不同实际电路设计来调整本实施例中的四相电荷泵电路100中所包含的多个升压级120_1到120_N的数量，所述实际电路设计不受本公开明确限制。在其它示范性实施例中，四相电荷泵电路100可包含奇数个升压级120_1到120_N，即，N是大于1的奇数。在这种情况下，可按另一方式驱动输出级110。输出级110内部的上分支输出电路可由时钟信号P22驱动，并且输出级110内部的下分支输出电路可由时钟信号P44驱动。

图3说明根据图1的实施例的第奇数个升压级的内部电路结构。参看图3，图3中说明升压级120_1、120_3、……或120_(N-1)(图1中未展示)的内部电路结构。在以下描述中采用升压级120_1作为实例，并且其它升压级120_3、……和120_(N-1)可依此推断。

在本实施例中，升压级120_1包含上分支电荷泵121和下分支电荷泵123。上分支电荷泵121包含主传输晶体管N0、预充电晶体管N3、两个电容器C1和C2、两个衬底晶体管N1和N2以及初始晶体管N6。主传输晶体管N0的源极端子充当上分支电荷泵121的第一节点U0，并且主传输晶体管N0的漏极端子充当上分支电荷泵121的第二节点U1。在这个实施例中，升压级120_1是升压级120_1到120_N中的第一升压级，并且进而经配置以经由输入焊盘IN1和IN2接收输入电压VDD。上分支电荷泵121的第一节点U0经由输入焊盘IN1接收输入电压VDD。上分支电荷泵121的第二节点U1经由输出焊盘OUT1连接到后升压级120_2。预充电晶体管N3的源极端子和漏极端子分别耦接到主传输晶体管N0的栅极端子和上分支电荷泵121的第一节点U0，并且预充电晶体管N3的栅极端子耦接到上分支电荷泵121的第二节点U1。预充电晶体管N3的主体连接到主传输晶体管N0的主体BU。电容器C2的一个端子耦接到主传输晶体管N0的栅极端子，并且电容器C2的另一端子接收时钟信号P44。电容器C1的一个端子耦接到上分支电荷泵121的第二节点U1，并且电容器C1的另一端子接收时钟信号P11。两个衬底晶体管N1和N2的源极端子和主体一起连接到主传输晶体管N0的主体BU，并且两个衬底晶体管N1和N2的漏极端子分别连接到上分支电荷泵121的第一节点U0和第二节点U1。衬底晶体管N2的栅极端子连接到上分支电荷泵121的第一节点U0，并且衬底晶体管N1的栅极端子连接到下分支电荷泵123的第一节点D0。也就是说，在本实施例的上分支电荷泵121中，一个衬底晶体管N2的栅极端子(所述衬底晶体管N2的漏极端子连接到第二节点U1)连接到所述一个衬底晶体管N2所处的一个分支电荷泵121的第一节点U0，并且另一衬底晶体管N1的栅极端子连接到另一分支电荷泵123的第一节点D0。衬底晶体管N1和N2被切换以将主传输晶体管N0的主体BU处的电势保持处于低衬底电平以减轻体效应。初始晶体管N6的漏极端子和源极端子分别耦接到上分支电荷泵121的第一节点和第二节点，即，输入焊盘IN1和输出焊盘OUT1。初始晶体管N6的栅极端子耦接到其自身的漏极端子，并且初始晶体管N6的主体连接到主传输晶体管N0的主体BU。

类似地，下分支电荷泵123还包含主传输晶体管N7、预充电晶体管N10、两个电容器C3和C4、两个衬底晶体管N8和N9以及初始晶体管N13。主传输晶体管N7的源极端子充当下分支电荷泵123的第一节点D0，并且主传输晶体管N7的漏极端子充当下分支电荷泵123的第二节点D1。在这个实施例中，下分支电荷泵123的第一节点D0经由输入焊盘IN2接收输入电压VDD。下分支电荷泵123的第二节点D1经由输出焊盘OUT2连接到后升压级120_2。预充电晶体管N10的源极端子和漏极端子分别耦接到主传输晶体管N7的栅极端子和下分支电荷泵123的第一节点D0，并且预充电晶体管N10的栅极端子耦接到下分支电荷泵123的第二节点D1。预充电晶体管N10的主体连接到主传输晶体管N7的主体BD。电容器C4的一个端子耦接到主传输晶体管N7的栅极端子，并且电容器C4的另一端子接收时钟信号P22。电容器C3的一个端子耦接到下分支电荷泵123的第二节点D1，并且电容器C3的另一端子接收时钟信号P33。两个衬底晶体管N8和N9的源极端子和主体一起连接到主传输晶体管N7的主体BD，并且两个衬底晶体管N8和N9的漏极端子分别连接到下分支电荷泵123的第一节点D0和第二节点D1。衬底晶体管N9的栅极端子连接到下分支电荷泵123的第一节点D0，并且衬底晶体管N8的栅极端子连接到上分支电荷泵121的第一节点U0。也就是说，在本实施例的下分支电荷泵123中，一个衬底晶体管N9的栅极端子(所述衬底晶体管N9的漏极端子连接到第二节点D1)连接到所述一个衬底晶体管N9所处的一个分支电荷泵123的第一节点D0，并且另一衬底晶体管N8的栅极端子连接到另一分支电荷泵121的第一节点U0。衬底晶体管N8和N9被切换以将主传输晶体管N7的主体BD处的电势保持处于低衬底电平以减轻体效应。初始晶体管N13的漏极端子和源极端子分别耦接到下分支电荷泵123的第一节点和第二节点，即，输入焊盘IN2和输出焊盘OUT2。初始晶体管N13的栅极端子耦接到其自身的漏极端子，并且初始晶体管N13的主体连接到主传输晶体管N7的主体BD。

图4说明根据图1的实施例的第偶数个升压级的内部电路结构。参看图4，图4中说明升压级120_2、120_4(图1中未展示)、……或120_N的内部电路结构。在以下描述中采用升压级120_2作为实例，并且其它升压级120_4、……和120_N可依此推断。

在本实施例中，升压级120_2包含上分支电荷泵122和下分支电荷泵124。上分支电荷泵122包含主传输晶体管N0、预充电晶体管N3、两个电容器C1和C2、两个衬底晶体管N1和N2以及初始晶体管N6。主传输晶体管N0的源极端子充当上分支电荷泵122的第一节点U1，并且主传输晶体管N0的漏极端子充当上分支电荷泵122的第二节点U2。在这个实施例中，上分支电荷泵122的第一节点U1经由输入焊盘IN1连接到前升压级120_1。上分支电荷泵122的第二节点U2经由输出焊盘OUT1连接到后升压级120_3。在图1中，升压级120_N是升压级120_1到120_N中的最后一个升压级，并且进而经配置以分别经由输出焊盘OUT1和OUT2输出中间升压电压。预充电晶体管N3的源极端子和漏极端子分别耦接到主传输晶体管N0的栅极端子和上分支电荷泵122的第一节点U1，并且预充电晶体管N3的栅极端子耦接到上分支电荷泵122的第二节点U2。预充电晶体管N3的主体连接到主传输晶体管N0的主体BU。电容器C2的一个端子耦接到主传输晶体管N0的栅极端子，并且电容器C2的另一端子接收时钟信号P22。电容器C1的一个端子耦接到上分支电荷泵122的第二节点U2，并且电容器C1的另一端子接收时钟信号P33。两个衬底晶体管N1和N2的源极端子和主体一起连接到主传输晶体管N0的主体BU，并且两个衬底晶体管N1和N2的漏极端子分别连接到上分支电荷泵122的第一节点U1和第二节点U2。衬底晶体管N2的栅极端子连接到上分支电荷泵122的第一节点U1，并且衬底晶体管N1的栅极端子连接到下分支电荷泵124的第一节点D1。也就是说，在本实施例的上分支电荷泵122中，一个衬底晶体管N2的栅极端子(所述衬底晶体管N2的漏极端子连接到第二节点U2)连接到所述一个衬底晶体管N2所处的一个分支电荷泵122的第一节点U1，并且另一衬底晶体管N1的栅极端子连接到另一分支电荷泵124的第一节点D1。衬底晶体管N1和N2被切换以将主传输晶体管N0的主体BU处的电势保持处于低衬底电平以减轻体效应。初始晶体管N6的漏极端子和源极端子分别耦接到第一节点和第二节点，即，输入焊盘IN1和输出焊盘OUT1。初始晶体管N6的栅极端子耦接到其自身的漏极端子，并且初始晶体管N6的主体连接到主传输晶体管N0的主体BU。

类似地，下分支电荷泵124还包含主传输晶体管N7、预充电晶体管N10、两个电容器C3和C4、两个衬底晶体管N8和N9以及初始晶体管N13。主传输晶体管N7的源极端子充当下分支电荷泵124的第一节点D1，并且主传输晶体管N7的漏极端子充当下分支电荷泵124的第二节点D2。在这个实施例中，下分支电荷泵124的第一节点D1经由输入焊盘IN2连接到前升压级120_1。下分支电荷泵124的第二节点D2经由输出焊盘OUT2连接到后升压级120_3。预充电晶体管N10的源极端子和漏极端子分别耦接到主传输晶体管N7的栅极端子和下分支电荷泵124的第一节点D1，并且预充电晶体管N10的栅极端子耦接到下分支电荷泵124的第二节点D2。预充电晶体管N10的主体连接到主传输晶体管N7的主体BD。电容器C4的一个端子耦接到主传输晶体管N7的栅极端子，并且电容器C4的另一端子接收时钟信号P44。电容器C3的一个端子耦接到下分支电荷泵124的第二节点D2，并且电容器C3的另一端子接收时钟信号P11。两个衬底晶体管N8和N9的源极端子和主体一起连接到主传输晶体管N7的主体BD，并且两个衬底晶体管N8和N9的漏极端子分别连接到下分支电荷泵124的第一节点D1和第二节点D2。衬底晶体管N9的栅极端子连接到下分支电荷泵124的第一节点D1，并且衬底晶体管N8的栅极端子连接到上分支电荷泵122的第一节点U1。也就是说，在本实施例的下分支电荷泵124中，一个衬底晶体管N9的栅极端子(所述衬底晶体管N9的漏极端子连接到第二节点D2)连接到所述一个衬底晶体管N9所处的一个分支电荷泵124的第一节点D1，并且另一衬底晶体管N8的栅极端子连接到另一分支电荷泵122的第一节点U1。衬底晶体管N8和N9被切换以将主传输晶体管N7的主体BD处的电势保持处于低衬底电平以减轻体效应。初始晶体管N13的漏极端子和源极端子分别耦接到下分支电荷泵124的第一节点和第二节点，即，输入焊盘IN2和输出焊盘OUT2。初始晶体管N13的栅极端子耦接到其自身的漏极端子，并且初始晶体管N13的主体连接到主传输晶体管N7的主体BD。

在如图1、图3和图4示范性公开的实施例中，升压级120_1到120_N的主传输晶体管N0和N7、预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13是N沟道金属氧化物半导体场效应晶体管(MOSFET)。

图5说明根据图1的实施例的输出级的内部电路结构。

在本实施例中，输出级110包含上分支输出电路111和下分支输出电路113。上分支输出电路111包含主传输晶体管N0、预充电晶体管N3、一个电容器C2、两个衬底晶体管N1和N2。主传输晶体管N0的源极端子充当上分支输出电路111的第一节点UN，并且主传输晶体管N0的漏极端子充当上分支输出电路111的第二节点U(N+1)。在这个实施例中，上分支输出电路111的第一节点UN经由输入焊盘IN1连接到前升压级120_N。上分支输出电路111的第二节点U(N+1)经由输出焊盘OUT输出升压电压VPP。预充电晶体管N3的源极端子和漏极端子分别耦接到主传输晶体管N0的栅极端子和上分支输出电路111的第一节点UN，并且预充电晶体管N3的栅极端子耦接到上分支输出电路111的第二节点U(N+1)。预充电晶体管N3的主体连接到主传输晶体管N0的主体BU。电容器C2的一个端子耦接到主传输晶体管N0的栅极端子，并且电容器C2的另一端子接收时钟信号P44。两个衬底晶体管N1和N2的源极端子和主体一起连接到主传输晶体管N0的主体BU，并且两个衬底晶体管N1和N2的漏极端子分别连接到上分支输出电路111的第一节点UN和第二节点U(N+1)。衬底晶体管N2的栅极端子连接到上分支输出电路111的第一节点UN，并且衬底晶体管N1的栅极端子连接到下分支输出电路113的第一节点DN。也就是说，在本实施例的上分支输出电路111中，一个衬底晶体管N2的栅极端子(所述衬底晶体管N2的漏极端子连接到第二节点U(N+1))连接到所述一个衬底晶体管N2所处的一个分支输出电路111的第一节点UN，并且另一衬底晶体管N1的栅极端子连接到另一分支输出电路113的第一节点DN。衬底晶体管N1和N2被切换以将主传输晶体管N0的主体BU处的电势保持处于低衬底电平以减轻体效应。

类似地，下分支输出电路113还包含主传输晶体管N7、预充电晶体管N10、一个电容器C4、两个衬底晶体管N8和N9以及初始晶体管N13。主传输晶体管N7的源极端子充当下分支输出电路113的第一节点DN，并且主传输晶体管N7的漏极端子充当下分支输出电路113的第二节点D(N+1)。在这个实施例中，下分支输出电路113的第一节点DN经由输入焊盘IN2连接到前升压级120_N。下分支输出电路113的第二节点D(N+1)经由与上分支输出电路111的输出焊盘相同的输出焊盘输出升压电压VPP。预充电晶体管N10的源极端子和漏极端子分别耦接到主传输晶体管N7的栅极端子和下分支输出电路113的第一节点DN，并且预充电晶体管N10的栅极端子耦接到下分支输出电路113的第二节点D(N+1)。预充电晶体管N10的主体连接到主传输晶体管N7的主体BD。电容器C4的一个端子耦接到主传输晶体管N7的栅极端子，并且电容器C4的另一端子接收时钟信号P22。两个衬底晶体管N8和N9的源极端子和主体一起连接到主传输晶体管N7的主体BD，并且两个衬底晶体管N8和N9的漏极端子分别连接到下分支输出电路113的第一节点DN和第二节点D(N+1)。衬底晶体管N9的栅极端子连接到下分支输出电路113的第一节点DN，并且衬底晶体管N8的栅极端子连接到上分支输出电路111的第一节点UN。也就是说，在本实施例的下分支输出电路113中，一个衬底晶体管N9的栅极端子(所述衬底晶体管N9的漏极端子连接到第二节点D(N+1))连接到所述一个衬底晶体管N9所处的一个分支输出电路113的第一节点DN，并且另一衬底晶体管N8的栅极端子连接到另一分支输出电路111的第一节点UN。衬底晶体管N8和N9被切换以将主传输晶体管N7的主体BD处的电势保持处于低衬底电平以减轻体效应。

在如图5示范性公开的实施例中，输出级110的主传输晶体管N0和N7、预充电晶体管N3和N10以及衬底晶体管N1、N2、N8和N9是N沟道MOSFET。升压电压VPP是正电压，并且进而四相电荷泵电路100是正电荷泵电路。

参看图2A到图4，上分支电荷泵121和122以及下分支电荷泵123和124由如图2A所示的四个时钟信号P11、P22、P33和P44驱动，以便逐级执行升压操作。主传输晶体管N0和N7伴随衬底晶体管N1、N2、N8和N9执行偏压切换操作以将主传输晶体管N0和N7的偏压保持处于低衬底电平，因而减轻体效应(body effect)。

图2A展示根据本公开的一个实施例的应用于图1的电路的四相时钟信号的波形。在以下描述中，将第一升压级120_1的操作划分为若干个时间周期P1到P3。升压级120_3、……和120_(N-1)(图1中未展示)的操作可依此推断。

参看图2A到图3，在第一时间周期P1期间，时钟信号P33和P44处于高电平，并且时钟信号P11和P22处于低电平。在上分支电荷泵121中，接通主传输晶体管N0，并且将输入电压VDD从第一节点U0传输到第二节点U1。在下分支电荷泵123中，接通预充电晶体管N10以通过使用输入电压VDD对主传输晶体管N7的栅极端子GD0进行预充电，并且减少主传输晶体管N7的反向电流。为了减轻体效应，由输入电压VDD接通衬底晶体管N2和N8，使得在第一时间周期P1期间将主传输晶体管N0的主体BU和主传输晶体管N7的主体BD处的电势保持处于低衬底电平。对于主传输晶体管N0的主体BU处的电势来说，低衬底电平可为电压电平VIN1减去Vth或VOUT1减去Vth，其中VIN1和VOUT1分别为第一节点U0和第二节点U1处的电压，并且Vth是衬底晶体管N1或N2的阈值电压。对于主传输晶体管N7的主体BU处的电势来说，低衬底电平可为电压电平VIN2减去Vth或VIN2减去Vth，其中VIN2和VOUT2分别为第一节点D0和第二节点D1处的电压，并且Vth是衬底晶体管N8或N9的阈值电压。在这个实施例中，在第一升压级120_1之前没有设置前升压级，可在第一时间周期P1期间由输入电压VDD接通衬底晶体管N2和N8。在第一时间P1期间升压级120_3、……和120_(N-1)(图1中未展示)的操作可依此推断。然而，举例来说，对于升压级120_3，可在第一时间周期P1期间由前升压级120_2的时钟信号P33接通衬底晶体管N2和N8。

在第二时间周期P2期间，时钟信号P33和P44从高电平变化到低电平，并且时钟信号P11和P22从低电平变化到高电平。在上分支电荷泵121中，切断主传输晶体管N0，并且接通预充电晶体管N3。将第二节点U1处的电压VDD升压到中间升压电压2VDD，并且接着将中间升压电压2VDD经由输出焊盘OUT1输出到后升压级，例如，升压级120_2。在下分支电荷泵123中，切断预充电晶体管N10，并且接通主传输晶体管N7。将第一节点D0处的输入电压VDD传输到节点D1。第二节点D1处的所传输的电压VDD可由于时钟信号P33的低电平而变化到中间升压电压VDD，并且接着，经由输出焊盘OUT2将中间升压电压VDD输出到后升压级。为了减轻体效应，由前升压级的时钟信号P11接通衬底晶体管N1和N9，使得在第二时间周期P2期间将主传输晶体管N0的主体BU和主传输晶体管N7的主体BD处的电势保持处于低衬底电平。在这个实施例中，在第一升压级120_1之前没有设置前升压级，可在第二时间周期P2期间由输入电压VDD接通衬底晶体管N1和N9。举例来说，对于升压级120_3，可在第二时间周期P2期间由前升压级120_2的时钟信号P11接通衬底晶体管N1和N9。

在第三时间周期P3期间，时钟信号P33和P44从低电平变化到高电平，并且时钟信号P11和P22从高电平变化到低电平。对于上分支电荷泵121和122，上分支电荷泵121的第二节点U1处的中间升压电压2VDD和经由输出焊盘OUT1传输到上分支电荷泵122的第一节点U1的中间升压电压2VDD可由于时钟信号P11的低电平而变化到电压VDD。对于下分支电荷泵123和124，下分支电荷泵123的第二节点D1处的电压VDD和经由输出焊盘OUT2传输到下分支电荷泵124的第一节点D1的电压VDD可由于时钟信号P33的高电平而变化到电压2VDD。

在本实施例中，因为预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13的主体相应地连接到主传输晶体管N0的主体BU和主传输晶体管N7的主体BD，所以在第一时间周期P1和第二时间周期P2期间也将预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13的主体处的电势保持处于低衬底电平，并且因此减轻体效应。

在以下描述中，将第二升压级120_2的操作划分为若干个时间周期P2到P3。升压级120_4(图1中未展示)、……和120_N的操作可依此推断。

参看图2A到图4，在第二时间周期P2期间，时钟信号P11和P22处于高电平，并且时钟信号P33和P44处于低电平。在上分支电荷泵122中，接通主传输晶体管N0，并且将从升压级120_1的上分支电荷泵121接收的中间升压电压2VDD从第一节点U1传输到第二节点U2。在下分支电荷泵124中，接通预充电晶体管N10以通过使用从升压级120_1的下分支电荷泵123接收的中间升压电压VDD对主传输晶体管N7的栅极端子GD0进行预充电，并且减少主传输晶体管N7的反向电流。为了减轻体效应，由前升压级的时钟信号P11接通衬底晶体管N2和N8，使得在第二时间周期P2期间将主传输晶体管N0的主体BU和主传输晶体管N7的主体BD处的电势保持处于低衬底电平。对于主传输晶体管N0的主体BU处的电势来说，低衬底电平可为电压电平VIN1减去Vth或VOUT1减去Vth，其中VIN1和VOUT1分别为第一节点U1和第二节点U2处的电压，并且Vth是衬底晶体管N1或N2的阈值电压。对于主传输晶体管N7的主体BU处的电势来说，低衬底电平可为电压电平VIN2减去Vth或VOUT2减去Vth，其中VIN2和VOUT2分别为第一节点D1和第二节点D2处的电压，并且Vth是衬底晶体管N8或N9的阈值电压。

在第三时间周期P3期间，时钟信号P33和P44从低电平变化到高电平，并且时钟信号P11和P22从高电平变化到低电平。在上分支电荷泵122中，切断主传输晶体管N0，并且接通预充电晶体管N3。将第二节点U2处的中间升压电压2VDD升压到中间升压电压3VDD，并且接着经由输出焊盘OUT1将第二节点U2处的中间升压电压3VDD输出到后升压级，例如，升压级120_3。在下分支电荷泵124中，切断预充电晶体管N10，并且接通主传输晶体管N7。将第一节点D1处的中间升压电压VDD升压到中间升压电压2VDD，并且将中间升压电压2VDD从第一节点D1传输到第二节点D2。第二节点D2处的中间升压电压2VDD可在第二时间周期P2期间由于时钟信号P11的高电平而变化到中间升压电压3VDD，并且接着可在第三时间周期P3期间由于时钟信号P33的低电平而变化到中间升压电压2VDD。经由输出焊盘OUT2将第二节点D2处的中间升压电压2VDD输出到后升压级。为了减轻体效应，由前升压级的时钟信号P33接通衬底晶体管N1和N9，使得在第三时间周期P3期间将主传输晶体管N0的主体BU和主传输晶体管N7的主体BD处的电势保持处于低衬底电平。

在本实施例中，因为预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13的主体相应地连接到主传输晶体管N0的主体BU和主传输晶体管N7的主体BD，所以在第二时间周期P2和第三时间周期P3期间也将预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13的主体处的电势保持处于低电平，并且因此减轻体效应。

在如图3和图4示范性公开的实施例中，初始晶体管N6和N13充当启动器，并且经配置以分别在第二节点U1和D1处提供初始电势以启动经由输出焊盘OUT1和OUT2输出的升压电压的波形。在本公开中，升压级可响应于实际设计要求而具有不同电路结构，并且初始晶体管N6和N13可在其它示范性实施例中省略。

在以下描述中，将输出级110的操作划分为若干个时间周期P2到P3。参看图2A到图5，在第二时间周期P2期间，时钟信号P22处于高电平，并且时钟信号P44处于低电平。在下分支输出电路113中，接通主传输晶体管N7，并且将从升压级120_N的下分支电荷泵124接收的中间升压电压(N+1)VDD从第一节点DN传输到第二节点D(N+1)，其中所述中间升压电压(N+1)VDD是输入电压VDD的(N+1)倍大。在上分支输出电路111中，接通预充电晶体管N3以对主传输晶体管N0的栅极端子GU0进行预充电，并且减少主传输晶体管N0的反向电流。为了减轻体效应，由前升压级(例如，最后一个升压级120_N)的时钟信号P11接通衬底晶体管N1和N9，使得在第二时间周期P2期间将主传输晶体管N0的主体BU和主传输晶体管N7的主体BD处的电势保持处于低衬底电平。对于主传输晶体管N0的主体BU处的电势来说，低衬底电平可为电压电平VIN1减去Vth或VOUT减去Vth，其中VIN1和VOUT分别为第一节点UN和第二节点U(N+1)处的电压，并且Vth是衬底晶体管N1或N2的阈值电压。对于主传输晶体管N7的主体BU处的电势来说，低衬底电平可为电压电平VIN2减去Vth或VOUT减去Vth，其中VIN2和VOUT分别为第一节点DN和第二节点D(N+1)处的电压，并且Vth是衬底晶体管N8或N9的阈值电压。

在第三时间周期P3期间，时钟信号P44从低电平变化到高电平，并且时钟信号P22从高电平变化到低电平。在下分支输出电路113中，切断主传输晶体管N7，并且接通预充电晶体管N10。在上分支输出电路111中，切断预充电晶体管N3，并且接通主传输晶体管N0。将从升压级120_N的上分支电荷泵122接收的中间升压电压(N+1)VDD从第一节点UN传输到第二节点U(N+1)，其中所述中间升压电压(N+1)VDD是输入电压VDD的N+1倍大。经由输出级110的输出焊盘输出第二节点U(N+1)处的中间升压电压(N+1)VDD以充当升压电压VPP。为了减轻体效应，由前升压级(例如，最后一个升压级120_N)的时钟信号P33接通衬底晶体管N2和N8，使得在第三时间周期P3期间将主传输晶体管N0的主体BU和主传输晶体管N7的主体BD处的电势保持处于低电平。

在本实施例中，因为预充电晶体管N3和N10以及衬底晶体管N1、N2、N8和N9的主体相应地连接到主传输晶体管N0的主体BU和主传输晶体管N7的主体BD，所以在第二时间周期P2和第三时间周期P3期间也将预充电晶体管N3和N10以及衬底晶体管N1、N2、N8和N9的主体处的电势保持处于低衬底电平，并且因此减轻体效应。

图2B展示根据本公开的另一实施例的应用于图1的电路的四相时钟信号的波形。参看图1和图2B，这个实施例的四相时钟信号P11'、P22'、P33'和P44'的波形类似于如图2A所示的四相时钟信号P11、P22、P33和P44的波形。举例来说，其之间的主要差异在于，在过渡状态Ptr12期间，时钟信号P33'的下降边缘在时钟信号P11'的上升边缘之前，并且在过渡状态Ptr23期间，时钟信号P11'的下降边缘在时钟信号P33'的上升边缘之前，如图2B所示。在示范性实施例中，多个升压级120_1到120_N中的每一个升压级也可由四相时钟信号P11'、P22'、P33'和P44'驱动。输出级110也可由四相时钟信号P22'和P44'驱动。

此外，本公开的这个实施例中所描述的由四相时钟信号P11'、P22'、P33'和P44'驱动的四相电荷泵电路的操作在图1到图5中所说明的示范性实施例中被充分地教示、暗示和体现，并且因此本文中不提供进一步描述。

图6说明根据本公开的示范性实施例的多个升压级的示意性结构图。参看图6，在p型衬底610上设置深掺杂区620。深掺杂区620可根据不同半导体工艺而被制作为深N阱或N+埋层。深掺杂区620被偏置为处于所述四相电荷泵电路100所处的系统的最大电压或在这个实施例中处于正升压电压VPP。在深掺杂区620上，在对应P阱中处理升压级120_1到120_N。N阱分别设置在P阱之间以用于将升压级120_1到120_N间隔开。在本实施例中，升压级120_1到120_N的主传输晶体管N0和N7、预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13设置在相同的深掺杂区620上。也就是说，NMOS型电荷泵简单地使用单个深N阱，并且NMOS型电荷泵所占据的芯片面积小于PMOS型电荷泵所占据的芯片面积。

在本实施例中，输出级110的主传输晶体管N0和N7、预充电晶体管N3和N10以及衬底晶体管N1、N2、N8和N9也可设置在相同的深掺杂区620上，并且本公开不限于此。

图7说明升压级的每个晶体管的示意性电路图。参看图6和图7，因为升压级120_1到120_N的主传输晶体管N0和N7、预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13是N沟道MOSFET并且设置在相同的深掺杂区620上，所以升压级120_1到120_N的主传输晶体管N0和N7、预充电晶体管N3和N10、衬底晶体管N1、N2、N8和N9以及初始晶体管N6和N13中的每一个晶体管可用如图7所说明的电路图来表达以展示晶体管设置在相同的深掺杂区上。

图8是根据本公开的另一实施例的四相电荷泵电路的示意图。参看图1和图8，本实施例的四相电荷泵电路800类似于图1的实施例的四相电荷泵电路100，并且其之间的主要差异在于，四相电荷泵电路800还包含输出级830。在本实施例中，输出级830可耦接到升压级820_I(图8中未展示)并且从升压级820_I提取中间升压电压，其中I是介在2和I之间的正整数，即2≦I≦N。输出级830增强所提取的中间升压电压的能力，以便经由输出焊盘OUTB输出另一升压电压VPP2。应注意到，本公开的升压级的数目和输出级的数目不受本实施例限制。

此外，本公开的这个实施例中所描述的四相电荷泵电路的操作在图1到图7中所说明的示范性实施例中被充分地教示、建议和体现，并且因此本文中不提供进一步描述。

总的来说，在本公开的示范性实施例中，所述多个升压级的晶体管是N沟道MOSFET并且设置在相同的深掺杂区上，并且进而所占据的芯片面积可得以减小并且小于每个升压级的深掺杂区分离设置的电荷泵电路所占据的芯片面积。在本公开的示范性实施例中，切换衬底晶体管以将主传输晶体管的主体处的电势保持处于低电平以减轻体效应。预充电晶体管可对主传输晶体管的栅极电压进行预充电并且降低其反向电流。此外，初始晶体管可提供初始电势以启动升压电压的波形。

所属领域的技术人员将明白，在不脱离本公开的范围或精神的情况下，可对本公开的结构作各种修改和变化。鉴于是以上内容，希望本公开涵盖本公开的修改和变化，只要所述修改和变化落入所附权利要求书和其等效物的范围内。