本发明涉及磁性传感器领域，特别涉及一种电源钳位esd保护电路。
背景技术：
现有的vdd到地的esd（静电释放）方案中，通常使用了电容和放电电阻，电容用于吸收高频的esd尖峰，放电电阻则是将esd的能量以发热的形式消耗掉。由于esd电压能达到数千伏，因此必须使用较大容值的电容才能承受较高的esd电压。
在现有的电源钳位esd保护电路中，大容值的电容占据的面积很大，且由于放电器件为表面效应的mos器件，导电能力不高，esd保护效率较低。
技术实现要素：
针对上述技术问题，本发明的目的是提供一种新型的电源钳位esd保护电路，其电容较小、提高了放电效率。
为达到上述目的本发明采用如下技术方案：
一种电源钳位esd保护电路，包括esd上升时间检测电路、施密特触发器、主放电mos管栅压控制电路、主放电mos管，
所述的电源钳位esd保护电路，只检测esd电压的上升时间段，
所述主放电mos管工作于线性区。
在一些实施例中，所述esd上升时间检测电路在有较大esd电压时，输出信号为高电平；在无较大esd电压时，输出信号为低电平。
在一些实施例中，所述施密特触发器的输入端连接至所述esd上升时间检测电路的输出端，在有较大esd电压时，所述施密特触发器的输出信号为低电平；在无较大esd电压时，所述施密特触发器的输出信号为高电平。
在一些实施例中，所述主放电mos管栅压控制电路的输入端连接至所述施密特触发器的输出端，在有较大esd电压时，所述主放电mos管栅压控制电路输出信号为高电平；无较大esd电压时，所述主放电mos管栅压控制电路输出信号为低电平。
在一些实施例中，所述主放电mos管是nmos，所述nmos的基极连接至主放电mos管栅压控制电路的输出端，所述nmos的漏极连接至电源，所述nmos的源极连接至系统地。
在一些实施例中，所述主放电mos管在无esd电压时工作于截止区。
与现有技术相比，本发明具有如下有益效果：
放电期间，放电mos管工作于线性区，提高了放电能力。由于只检测上电时间段，不需要大电容，减小了电源钳位电路的面积，提高了硅片的使用效率。
附图说明
图1是根据本发明的一种新型的电源钳位esd保护电路的整体结构图
图2是esd上升时间检测电路的电路图
图3是施密特触发器的电路图
图4是主放电mos管栅压控制的电路图
图5是主放电mos管的原理图
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
图1是电源钳位esd保护电路的整体结构图。其由esd上升时间检测电路101、施密特触发器102，主放电mos管栅压控制电路103和主放电mos管104构成。下面分别介绍各个模块的工作原理。
图2是esd上升时间检测电路的内部电路图。当vdd到gnd发生正的esd事件时，该电路会检测esd事件的上升边沿。此时，pmos管201处于截止状态，nmos管204处于线性工作区，且可以看成一个电阻。当vdd电平大于vt时pmos管202处于反型区，其可以看成一个电容，节点vdet时间常数由nmos管204的等效电阻和pmos管202的等效电容共同决定。随着vdd电压迅速上升，电容pmos管202的等效电容对节点vdet充电，因nmos管204的等效电阻放电能力有限，节点vdet会在一定的时间段t1内保持高电平，t1与节点vdet时间常数有关，也与图3所示的施密特触发器的低电平翻转点有关。电阻206与nmos管205组成localggnmos，以保护接到节点vdet的施密特触发器的输入级。
图3是施密特触发器的电路图。在时间段t1内，pmos管301和与pmos管302处于截止状态；nmos管303和nmos管304处于开启状态，节点vtriout处于低电平状态。
图4是主放电mos管栅压控制电路图。在时间段t1内，因节点vtriout处于低电平状态，pmos管401处于开启状态。在esd上电阶段，pmos管401处于类似于可变电阻的工作状态，pmos管403处于反型区，类似于一个电容，nmos管402处于截止状态。二极管接法的nmos管404和nmos管405工作于箝位二极管状态，在这段时间内，由pmos管401、pmos管403、nmos管404和nmos管405，这四个mos管共同作用决定了节点vgate的电压。
图5是esd主放电mos管原理图。在时间段t1内，由图4所示的主放电mos管栅压控制电路决定了节点vgate的电压。可以通过改变pmos管401、pmos管403、nmos管404和nmos管405的参数设置，使vgate电压在t1的末断，nmos管501进入到npn工作模式，即工作于线性区。
因节点vgate的电压保持时间由节点vdet时间常数与施密特触发器的低电平翻转点共同决定，通过电路参数的选取，就可以使esd检测电路不必要检测esd放电完整的时间段，而只需要满足覆盖到nmos管501进入到npn工作模式的时间即可，也就是满足覆盖esd电流的上升时间段即可。如此，即可大大减小esd检测电路的面积。
在正常的vdd上电过程中，因上电时间相比于esd放电时间较长，上电斜率较为平缓，图2中nmos管204的电阻对节点vdet的放电能力相对足够，节点vdet一直处于低电平。图3所示的施密特触发器电路中，pmos管301和与pmos管302处于开启状态，nmos管303和nmos管304处于截止状态，节点vtriout处于高电平状态。图4所示的主放电mos管栅压控制电路中，pmos管401处于截止状态，nmos管402处于开启状态，节点vgate处于低电平。图5所示esd主放电回路电路中的nmos管501处于截止状态。
在芯片正常工作时，节点vdet处于低电平；图3所示的施密特触发器电路中，pmos管301和与pmos管302处于开启状态，nmos管303和nmos管304处于截止状态，节点vtriout处于高电平状态。图4所示的主放电mos管栅压控制电路中，pmos管401处于截止状态，nmos管402处于开启状态，节点vgate处于低电平。图5所示esd主放电回路电路中的nmos管501处于截止状态。
在芯片正常工作时，如果vdd存在毛刺，因稳定工作时存在的压差vdd-vdet=vdd，图所示的施密特触发器电路中pmos管301和与pmos管302处于强上拉状态，能有效地减小vtriout电压的毛刺。所以，本发明的esd保护电路具有较强的电源毛刺抑制能力。
本实施例提供的电源钳位esd保护电路，通过只检测esd放电的上升时间段，减小电源钳位电路中esd检测电路的电容大小，使集成电路具有更高效的面积使用率，具有良好的工艺兼容性；调整esd放电器件的栅极电压，使放电器件工作于线性区，改变传统电源钳位电路中的mos管工作模式，以提高放电器件的放电效率；同时，通过调整esd放电器件的栅极电压减小放电器件的开启阈值，使之小于内部nmos的开启阈值，从而保证内部器件在esd期间不开启，达到保护芯片内部的目的。