本实用新型涉及电子技术领域，尤其涉及一种恒压恒流模式切换电路。
背景技术：
为了保证给手机电池充电的安全性，恒压恒流环路在降压转换器车充电源管理芯片中应用相当广泛。但是现有切换模式方式比较固定，由电压环误差放大器和电流环误差放大器连接到相同的输出端点，通过改变此端点的电压，对电感的峰值电流进行调制，从而实现恒压恒流模式的切换。
采用这种方式的切换电路主要有两个缺点：
1)当系统进入恒流模式时，恒压模式还是在工作，此时两个模式的稳定性都要考虑，设计上面比较复杂；
2)为了保证恒压恒流两种模式都能正常工作，一般会在充电源管理芯片中设置一个串联的电阻和电容进行环路补偿，对应的电阻为补偿电阻，几十千欧姆级别，对应的额电容为补偿电容，几到几十纳法级别。如此，系统对环路补偿中电阻和电容的选值要求比较高，不够灵活，而且该电路中的电阻和电容相对来说较大，如果想把电阻和电容内置到芯片里面，难度较大，不利于集成化应用。
综上可知，所述恒压恒流模式切换电路，实际中存在不便的问题，所以有必要加以改进。
技术实现要素：
本实用新型的目的是提供一种恒压恒流模式切换电路，其结构简单，容易加工成集成化的切换电路，两种模式可实现无缝切换，稳定性强，成本低。
为实现上述目的，采用以下技术方案：
一种恒压恒流模式切换电路，包括芯片U1、电感L1、电阻R1、电阻R2、电阻R3、电容C1；所述电感L1的一端与芯片U1的SW引脚电性连接，另一端分别与电阻R1一端、电容C1一端电性连接；所述电阻R1另一端分别与电阻R2一端、芯片U1的FB引脚电性连接；所述电阻R2的另一端、电容C1的另一端均接地；所述电阻R3一端与芯片U1的CS引脚电性连接，另一端接地；所述芯片U1的VIN引脚电性连接外部电源，GND引脚接地；所述芯片U1内部集成运算放大器EA1、运算放大器EA2、电阻R4、电容C2、BUFF模块；所述运算放大器EA1、运算放大器EA2均经输出端电性连接至BUFF模块的输入端；所述运算放大器EA1的反相输入端连接至FB引脚，其输出端还依次串联电阻R4、电容C2后接地；所述运算放大器EA2的反相输入端连接至CS引脚。
较佳地，所述BUFF模块包括电流源Is1、晶体管Q3、晶体管Q4、晶体管Q5、晶体管Q6、晶体管Q7；所述电流源Is1的输出端分别与晶体管Q3的源极、晶体管Q4的源极、晶体管Q5的源极电性连接；所述晶体管Q3的栅极与运算放大器EA1的输出端电性连接；所述晶体管Q4的栅极与运算放大器EA2的输出端电性连接；所述晶体管Q3的漏极、晶体管Q4的漏极电性连接后分别与晶体管Q6的漏极电性连接；所述晶体管Q6的栅极和漏极电性连接；所述晶体管Q5的漏极与栅极电性连接；所述晶体管Q7的漏极与晶体管Q5的漏极电性连接，其栅极与晶体管Q6的栅极电性连接；所述晶体管Q6的源极、晶体管Q7的源极均接地。
较佳地，所述BUFF模块包括电流源Is2、电流源Is3、晶体管Q8、晶体管Q9、晶体管Q10、晶体管Q11、晶体管Q12、晶体管Q13；所述电流源Is2的输出端分别与晶体管Q8的源极、晶体管Q9的源极、晶体管Q10的源极电性连接；所述晶体管Q8的栅极与运算放大器EA1的输出端电性连接；所述晶体管Q9的栅极与运算放大器EA2的栅极电性连接；所述电流源Is3的输出端分别与晶体管Q10的栅极、晶体管Q11的漏极电性连接；所述晶体管Q8的漏极、晶体管Q9的漏极电性连接后分别与晶体管Q12的漏极、晶体管Q11的栅极电性连接；所述晶体管Q10的漏极与晶体管Q13的漏极电性连接；所述晶体管Q13的漏极和栅极电性连接；所述晶体管Q12的栅极与晶体管Q13的栅极电性连接；所述晶体管Q11的源极、晶体管Q11的源极、晶体管Q13的源极均接地。
较佳地，所述芯片U1内部还集成有比较器COMP、OSC模块、LOGIC模块、DRIVER模块、晶体管Q1、晶体管Q2；所述比较器COMP的反相输入端与BUFF模块的输出端电性连接，比较器COMP的输出端与LOGIC模块电性连接后连接至DRIVER模块一端；所述DRIVER模块另一端分别与晶体管Q1的栅极、晶体管Q2的栅极电性连接；所述晶体管Q1的源极连接至引脚VIN，其漏极与晶体管Q2的漏极电性连接后再连接至SW引脚；所述晶体管Q2的源极接地；所述OSC模块与LOGIC模块电性连接。
较佳地，所述晶体管Q3、晶体管Q4、晶体管Q5均为PMOS管；所述晶体管Q6、晶体管Q7均为NMOS管。
较佳地，所述晶体管Q8、晶体管Q9、晶体管Q10均为PMOS管；所述晶体管Q11、晶体管Q12、晶体管Q13均为NMOS管。
较佳地，所述晶体管Q1为PMOS管；所述晶体管Q2为NMOS管。
采用上述方案，本实用新型的有益效果是：
电路结构简单，容易加工成集成化的切换电路，两种模式的稳定性强，可实现恒压模式和恒流模式的无缝切换，成本低。
附图说明
图1为本实用新型的电路图；
图2为本实用新型的实施例1中BUFF模块电路图；
图3为本实用新型的实施例2中BUFF模块电路图；
图4为本实用新型的BUFF模块的输入输出电压波形图；
具体实施方式
以下结合附图和具体实施例，对本实用新型进行详细说明。
参照图1至3所示，本实用新型提供一种恒压恒流模式切换电路，包括芯片U1、电感L1、电阻R1、电阻R2、电阻R3、电容C1；所述电感L1的一端与芯片U1的SW引脚电性连接，另一端分别与电阻R1一端、电容C1一端电性连接；所述电阻R1另一端分别与电阻R2一端、芯片U1的FB引脚电性连接；所述电阻R2的另一端、电容C1的另一端均接地；所述电阻R3一端与芯片U1的CS引脚电性连接，另一端接地；所述芯片U1的VIN引脚电性连接外部电源，GND引脚接地；所述芯片U1内部集成运算放大器EA1、运算放大器EA2、电阻R4、电容C2、BUFF模块；所述运算放大器EA1、运算放大器EA2均经输出端电性连接至BUFF模块的输入端；所述运算放大器EA1的反相输入端连接至FB引脚，其输出端还依次串联电阻R4、电容C2后接地；所述运算放大器EA2的反相输入端连接至CS引脚。
实施例1：
所述BUFF模块包括电流源Is1、晶体管Q3、晶体管Q4、晶体管Q5、晶体管Q6、晶体管Q7；所述电流源Is1的输出端分别与晶体管Q3的源极、晶体管Q4的源极、晶体管Q5的源极电性连接；所述晶体管Q3的栅极与运算放大器EA1的输出端电性连接；所述晶体管Q4的栅极与运算放大器EA2的输出端电性连接；所述晶体管Q3的漏极、晶体管Q4的漏极电性连接后分别与晶体管Q6的漏极电性连接；所述晶体管Q6的栅极和漏极电性连接；所述晶体管Q5的漏极与栅极电性连接；所述晶体管Q7的漏极与晶体管Q5的漏极电性连接，其栅极与晶体管Q6的栅极电性连接；所述晶体管Q6的源极、晶体管Q7的源极均接地。所述晶体管Q3、晶体管Q4、晶体管Q5均为PMOS管；所述晶体管Q6、晶体管Q7均为NMOS管。
实施例2：
所述BUFF模块包括电流源Is2、电流源Is3、晶体管Q8、晶体管Q9、晶体管Q10、晶体管Q11、晶体管Q12、晶体管Q13；所述电流源Is2的输出端分别与晶体管Q8的源极、晶体管Q9的源极、晶体管Q10的源极电性连接；所述晶体管Q8的栅极与运算放大器EA1的输出端电性连接；所述晶体管Q9的栅极与运算放大器EA2的栅极电性连接；所述电流源Is3的输出端分别与晶体管Q10的栅极、晶体管Q11的漏极电性连接；所述晶体管Q8的漏极、晶体管Q9的漏极电性连接后分别与晶体管Q12的漏极、晶体管Q11的栅极电性连接；所述晶体管Q10的漏极与晶体管Q13的漏极电性连接；所述晶体管Q13的漏极和栅极电性连接；所述晶体管Q12的栅极与晶体管Q13的栅极电性连接；所述晶体管Q11的源极、晶体管Q11的源极、晶体管Q13的源极均接地。所述晶体管Q8、晶体管Q9、晶体管Q10均为PMOS管；所述晶体管Q11、晶体管Q12、晶体管Q13均为NMOS管。
综上，实施例1-2中所述芯片U1内部还集成有比较器COMP、OSC模块、LOGIC模块、DRIVER模块、晶体管Q1、晶体管Q2；所述比较器COMP的反相输入端与BUFF模块的输出端电性连接，比较器COMP的输出端与LOGIC模块电性连接后连接至DRIVER模块一端；所述DRIVER模块另一端分别与晶体管Q1的栅极、晶体管Q2的栅极电性连接；所述晶体管Q1的源极连接至引脚VIN，其漏极与晶体管Q2的漏极电性连接后再连接至SW引脚；所述晶体管Q2的源极接地；所述OSC模块与LOGIC模块电性连接。所述晶体管Q1为PMOS管；所述晶体管Q2为NMOS管。
本实用新型工作原理：
芯片U1中的运算放大器EA1、运算放大器EA2输出至BUFF模块，BUFF模块作为跟随器；LOGIC模块作为逻辑控制模块控制整个芯片其他部件的工作，OSC模块作为振荡器输出至LOGIC模块；DRIVER模块作为驱动器，接收LOGIC模块的控制指令从而驱动晶体管Q1、晶体管Q2的工作。
如图1所示，图中虚线框内为芯片U1的器件，用电阻R4和电容C2作为恒压模式的补偿网络，运算放大器EA1的输出端串联电阻R4和电容C2，这里电阻R4大约是几百千欧姆，而电容C2只有几十皮法。电阻R4相比现有技术中的外置补偿电阻来说数量级差不多，但是电容C2相比现有技术中的外置补偿电容来说，容值小了50～100倍，非常容易集成到芯片U1内部。另外，恒流模式则不需要任何补偿网络(运算放大器EA2的输出不用接任何额外电路)，而芯片U1内部增加的仅仅是一个BUFF模块。
如图2所示，其为实施例1中的BUFF模块，晶体管Q3(PMOS管)、晶体管Q4(PMOS管)、晶体管Q5(PMOS管)的尺寸相等，晶体管Q6(NMOS管)、晶体管Q7(NMOS管)的尺寸相等。图中的IN1端接运算放大器EA1的输出端，IN2端接运算放大器EA2的输出端。当VIN1>＝VIN2时，VOUT＝VIN2；当VIN1<VIN2时，VOUT＝VIN1。VOUT的输出电压始终跟随着VIN1和VIN2中较小的值。VIN1的电压值是控制恒压模式，VIN2的电压值是控制恒流模式。VOUT是输出电压，用来控制电感电流大小。
如图3所示，其为实施例2中的BUFF模块，图中的IN1端接运算放大器EA1的输出端，IN2端接运算放大器EA2的输出端。晶体管Q8(PMOS管)、晶体管Q9(PMOS管)、晶体管Q10(PMOS管)的尺寸相等，晶体管Q12(NMOS管)、晶体管Q13(NMOS管)的尺寸相等。
如图4所示，OUT输出电压用黑色实线表示，IN1为恒压模式的输入，IN2为恒流模式的输入，恒流模式和恒压模式经过BUFF处理后可以无缝转换(OUT输出电压没有断线)，对环路稳定性没有任何影响。
以上仅为本实用新型的较佳实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。