一种半桥拓扑电路的制作方法

本实用新型涉及电子电路技术领域，尤其是涉及一种半桥拓扑电路。

背景技术：

传统MOSFET半桥(参考图1)，半桥后级一般为电感或者变压器，与母线之间存在能量交换，MOSFET体内二极管就会有电流流过，此时必须考虑反向恢复时间的带来问题，如此便需要给上下管设置更大的死区时间，当母线为高压时，(常见PFC后400V或交流220V 整流滤波后310V)会导致功率器件选型范围变窄：高压MOSFET的体内寄生二极管反向恢复时间一般为大于300～800ns，半桥死区的时间必须大于寄生二极管的自恢复时间，否则容易发生半桥上下管直通，拓扑失效烧毁，常常因为MOSFET体内二极管特性的限制，工作频率无法设置高，也就导致半桥输出之后的电感或者变压器无法进一步缩小体积。

技术实现要素：

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的是提供一种可靠性高的半桥拓扑电路。

本发明所采用的技术方案是：

一种半桥拓扑电路，包括：第一开关管组、第二开关管组、电源正端、电源负端、第一二极管以及第二二极管，所述电源正端、所述第一开关管组、所述第二开关管组以及所述电源负端依次连接，所述第一开关管组与所述第二开关管组的连接中点作为半桥输出端，所述第一二极管与所述第一开关管组并联，代替所述第一开关管组的寄生二极管，所述第二二极管与所述第二开关管组并联，代替所述第二开关管组的寄生二极管。

进一步，所述第一开关管组包括第三MOS管和第四MOS管，所述第三MOS管的栅极与所述第四MOS管的栅极以及第一控制信号输入端连接，所述第三MOS管的漏极与电源正端连接，所述第三MOS管的源极与所述第四MOS管的源极连接，所述第四MOS管的漏极与所述第二开关管组连接。

进一步，所述第三MOS管和所述第四MOS管均为N型MOS管。

进一步，所述第二开关管组包括第五MOS管和第六MOS管，所述第五MOS管的栅极与所述第六MOS管的栅极以及第二控制信号输入端连接，所述第六MOS管的漏极与电源负端连接，所述第六MOS管的源极与所述第五MOS管的源极连接，所述第五MOS管的漏极与所述第一开关管组连接。

进一步，所述第五MOS管与所述第六MOS管均为N型MOS管。

另外本实用新型还提供了一种半桥拓扑电路，包括：第一开关管组、第二开关管组、第一MOS管、第二MOS管、电源正端、电源负端、第一二极管以及第二二极管，

所述电源正端、第一MOS管、所述第一开关管组、第二MOS管、所述第二开关管组以及所述电源负端依次连接，所述第一开关管组与所述第二MOS管的连接中点作为半桥输出端，所述第一二极管的正端与所述第一开关管组的一端连接，所述第一二极管的负端与所述电源正端连接，代替所述第一开关管组和所述第一MOS管的寄生二极管，所述第二二极管的正端与所述电源负端连接，所述第二二极管的负端与所述第二MOS管的漏极连接，代替所述第二开关管组和所述第二MOS管的寄生二极管，所述第一MOS管的栅极与所述第二MOS管的栅极电位保持固定，使所述第一MOS管和所述第二MOS管保持导通状态。

本实用新型的有益效果是：

本实用新型通过在开关管上并联二极管代替MOS管体内的寄生二极管功能，利用二极管恢复时间短的特性，可以把半桥的死区时间设置更短，降低了半桥在高工作频率状态下的半桥上下管直通、半桥失效的几率。

另外，本实用新型通过设置第一MOS管和第二MOS管，并使所述第一MOS管和所述第二MOS管保持导通状态，可以减小米勒效应造成的上下管共通时间。

附图说明

图1是现有技术中半桥的电路的原理图；

图2是本实用新型中一具体实施例的电路原理图；

图3是本实用新型中另一具体实施例的电路原理图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

如图2所示，其示出了一种半桥拓扑电路，包括：第一开关管组、第二开关管组、电源正端HV、电源负端GND、第一二极管D1以及第二二极管D3，所述电源正端HV、所述第一开关管组、所述第二开关管组以及所述电源负端GND依次连接，所述第一开关管组与所述第二开关管组的连接中点作为半桥输出端，所述第一二极管D1与所述第一开关管组并联，代替所述第一开关管组的寄生二极管，所述第二二极管D3与所述第二开关管组并联，代替所述第二开关管组的寄生二极管。所述第一开关管组包括第三MOS管Q3和第四MOS管 Q4，所述第三MOS管Q3的栅极与所述第四MOS管Q4的栅极以及第一控制信号输入端 HG连接，所述第三MOS管Q3的漏极与电源正端HV连接，所述第三MOS管Q3的源极与所述第四MOS管Q4的源极连接，所述第四MOS管Q4的漏极与所述第二开关管组连接。所述第二开关管组包括第五MOS管Q5和第六MOS管Q6，所述第五MOS管Q5的栅极与所述第六MOS管Q6的栅极以及第二控制信号输入端LG连接，所述第六MOS管Q6的漏极与电源负端GND连接，所述第六MOS管Q6的源极与所述第五MOS管Q5的源极连接，所述第五MOS管Q5的漏极与所述第一开关管组连接。

进一步作为优选的实施方式，所述第三MOS管Q3和所述第四MOS管Q4均为N型 MOS，所述第五MOS管Q5与所述第六MOS管Q6均为N型MOS管。

其中第一控制信号如输入端HG和第二控制信号输入端LG输入高低电平信号，分时控制上下两个开关管组的通断，半桥输出端连接电感或者变压器，在本电路中连接的是电感 L1，然后连接电容等输出方波信号。本实用新型在传统的半桥基础上，增加具有快速恢复能力的第一二极管D1和第二二极管D2代替MOS管内的寄生二极管功能。利用二极管恢复时间短的特性，可以把半桥的死区时间设置更短，降低了半桥在高工作频率状态下的半桥上下管直通，半桥失效的几率。有利于后级磁性器件的小型化。

如图3所示，另外本实用新型还提供了一种半桥拓扑电路，包括：第一开关管组、第二开关管组、第一MOS管、第二MOS管、电源正端HV、电源负端GND、第一二极管D1 以及第二二极管D3，所述电源正端HV、第一MOS管、所述第一开关管组、第二MOS管、所述第二开关管组以及所述电源负端GND依次连接，所述第一开关管组与所述第二MOS 管的连接中点作为半桥输出端，所述第一二极管D1的正端与所述第一开关管组的一端连接，所述第一二极管D1的负端与所述电源正端HV连接，代替所述第一开关管组和所述第一 MOS管的寄生二极管，所述第二二极管D3的正端与所述电源负端GND连接，所述第二二极管D3的负端与所述第二MOS管的漏极连接，代替所述第二开关管组和所述第二MOS管的寄生二极管，所述第一MOS管的栅极与所述第二MOS管的栅极电位保持固定，使所述第一MOS管和所述第二MOS管保持导通状态。

通过第一开关管组、第一二开关管、第一MOS管Q1以及第二MOS管Q2构成开关结构，并固定主开关第一MOS管Q1以及第二MOS管Q2电位，很大程度减小米勒效应造成的上下管共通时间，降低功耗，综合起来，可以提高半桥的工作频率，有利于后级磁性器件的小型化。

以上是对本实用新型的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。